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1. 发明申请

WO2009119533A1 半導体記憶装置、メモリセルアレイ、半導体記憶装置の製造方法および駆動方法审中-公开
标题翻译：半导体存储器件，存储器单元阵列，半导体存储器件制造方法和驱动方法
公开(公告)号：WO2009119533A1
公开(公告)日：2009-10-01
申请号：PCT/JP2009/055737
申请日：2009-03-24
申请人：日本電気株式会社 , 寺井真之
发明人：寺井真之
IPC分类号： H01L27/10 , H01L27/105 , H01L45/00 , H01L49/00
CPC分类号： H01L27/101 , H01L27/2436 , H01L45/04 , H01L45/1233 , H01L45/146 , H01L45/1633 , H01L45/1675
摘要：　高信頼性とセル面積低減とを両立させることができないという問題を解決する半導体記憶装置を提供する。　ｐ型半導体領域１０２と絶縁膜１０５を挟んで選択電極１０６が形成されている。また、選択電極１０６の両側におけるｐ型半導体領域１０２内に第一のｎ型半導体領域１０３および第二のｎ型半導体領域１０４が形成されている。第一のｎ型半導体領域１０３には、第一の抵抗変化層１０７が接続され、第二のｎ型半導体領域１０４には、第二の抵抗変化層１０９が接続されている。また、第二の抵抗変化層１０９には、第一の配線層１０８が接続され、第二の抵抗変化層１０９には、第二の配線層１１０が接続される。
摘要翻译：提供一种可以同时实现高可靠性和小区面积减少的半导体存储装置。形成选择电极（106）以夹持p型半导体区域（102）和绝缘膜（105）。此外，在选择电极（106）的两侧的p型半导体区域（102）内部形成有第一n型半导体区域（103）和第二n型半导体区域（104）。第一n型半导体区域（103）连接到第一电阻变化层（107），而第二n型半导体区域（104）连接到第二电阻变化层（109）。此外，第二电阻变化层（109）连接到第一布线层（108），而第二电阻变化层（109）连接到第二布线层（110）。

2. 发明申请

WO2009020228A1 不揮発性半導体記憶装置审中-公开
标题翻译：非易失性半导体存储器件
公开(公告)号：WO2009020228A1
公开(公告)日：2009-02-12
申请号：PCT/JP2008/064395
申请日：2008-08-11
申请人：日本電気株式会社 , 寺井真之
发明人：寺井真之
IPC分类号： H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/115 , H01L21/28282 , H01L27/11568 , H01L29/4234 , H01L29/42344 , H01L29/792 , H01L29/7923
摘要：【課題】読み取り電流が大きく且つ高速動作が可能なスプリットゲート型の不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、相互に平行に延びる第１及び第２のゲート電極と、第１のゲート電極と半導体基板との間に形成され、電荷蓄積層を含まない第１のゲート絶縁膜と、第１のゲート電極と第２のゲート電極との間、及び、第２のゲート電極と半導体基板との間に形成され、電荷蓄積層を含む第２のゲート絶縁膜とを備える。第１のゲート電極の第２のゲート電極に隣接する側面が、半導体基板に隣接する底部に、第２のゲート電極に向かって突出する突出部を有する。
摘要翻译： [问题]提供一种具有大读取电流并执行高速操作的分离栅型非易失性半导体存储器件。解决问题的手段非易失性半导体存储装置具有彼此平行延伸的第一和第二栅极电极; 第一栅极绝缘膜，其形成在第一栅电极和半导体衬底之间，并且不包括电荷累积层; 以及第二栅极绝缘膜，其形成在第一栅极电极和第二栅极电极之间以及第二栅极电极和半导体衬底之间，并且包括电荷累积层。与第二栅电极相邻的第一栅极的侧面具有从与半导体基板相邻的底部向第二栅电极突出的突出部。

3. 发明申请

WO2007145031A1 半導体装置の駆動方法及び半導体装置审中-公开
标题翻译：用于驱动半导体器件的方法和半导体器件
公开(公告)号：WO2007145031A1
公开(公告)日：2007-12-21
申请号：PCT/JP2007/058846
申请日：2007-04-24
申请人：日本電気株式会社 , 寺井真之
发明人：寺井真之
IPC分类号： H01L21/8247 , G11C16/02 , G11C16/04 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/11568 , G11C16/0466 , G11C16/10 , H01L27/115 , H01L29/42344 , H01L29/42348 , H01L29/66833 , H01L29/7923
摘要：　ソース・ドレイン・ウェル領域が形成された半導体基板上に電荷蓄積層を含む積層絶縁膜とその上に形成された第一のゲート電極とを有するトラップ型不揮発性メモリセルに書き込みを行う際、ウェルに与えるウェル電圧とドレインに与えるドレイン電圧と第一のゲートに与えるゲート電圧との組み合わせを書き込み条件として、１つのメモリノードに対して２つ以上の異なる書き込み条件で複数回電荷注入する。これにより、電荷蓄積層中に台形状の電子分布を形成し、保持特性の劣化現象を抑える。
摘要翻译：陷阱型非易失性存储单元在形成有源极/漏极/阱区的半导体衬底上形成有包含电荷累积层的叠层绝缘层和形成在叠层绝缘层上的第一栅电极。在陷阱型非易失性存储单元上写入时，通过将要施加到阱的阱电压的组合，漏极电压施加到一个存储器节点的两个或更多个不同的写入条件下，将电荷施加多次施加到漏极，施加到第一栅极的栅极电压作为写入条件。因此，在电荷累积层中形成梯形电子分布，并且抑制了保持特性的恶化现象。

4. 发明申请

WO2006137371A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2006137371A1
公开(公告)日：2006-12-28
申请号：PCT/JP2006/312273
申请日：2006-06-20
申请人：日本電気株式会社 , 辰巳徹 , 寺井真之 , 長谷卓 , 高橋健介
发明人：辰巳徹 , 寺井真之 , 長谷卓 , 高橋健介
IPC分类号： H01L21/8238 , H01L21/28 , H01L27/092 , H01L29/41 , H01L29/423 , H01L29/49
CPC分类号： H01L21/823835 , H01L21/28097 , H01L21/823842 , H01L29/42372 , H01L29/4975 , H01L29/66545
摘要：　半導体基板上に、Ｐチャネル形成領域上に形成されたゲート絶縁膜及びゲート電極、並びにゲート側壁部を持つ第１の電界効果型トランジスタ領域と、Ｎチャネル形成領域上に形成されたゲート絶縁膜及びゲート電極、並びにゲート側壁部を持つ第２の電界効果型トランジスタ領域とを有する半導体装置において、第１及び第２の電界効果トランジスタ領域は、前記ゲート電極が、Ｍ（ｘ）Ｓｉ（１－ｘ）（０＜ｘ＜１）で表される金属Ｍのシリサイドを主成分とし、かつ前記ゲート電極の高さをｔ１、ゲート側壁部の高さをｔ２、ゲート長をＬとしたとき、ｔ１－ｔ２＜Ｌ／２を満たし、さらにＰチャネル形成領域上のゲート電極の高さがＮチャネル形成領域上のゲート電極の高さよりも高いことを特徴とする半導体装置。
摘要翻译：在半导体器件中，半导体衬底设置有形成在P沟道形成区域上的具有栅极绝缘膜，栅电极和栅极侧壁部的第一场效应晶体管区域; 以及形成在N沟道形成区域上的具有栅极绝缘膜，栅电极和栅极侧壁部的第二场效应晶体管区域。半导体器件的特征在于，第一和第二场效应晶体管区域中的栅电极具有表示为M（x）Si（1-x）（0

5. 发明申请

WO2006129637A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2006129637A1
公开(公告)日：2006-12-07
申请号：PCT/JP2006/310731
申请日：2006-05-30
申请人：日本電気株式会社 , 辰巳徹 , 高橋健介 , 長谷卓 , 寺井真之
发明人：辰巳徹 , 高橋健介 , 長谷卓 , 寺井真之
IPC分类号： H01L21/8238 , H01L27/092 , H01L29/423 , H01L29/49 , H01L29/78 , H01L21/316 , H01L21/318
CPC分类号： H01L21/823835 , H01L21/3143 , H01L21/31608 , H01L21/31641 , H01L21/31645 , H01L21/823842 , H01L21/823857 , H01L29/4975 , H01L29/517 , H01L29/66545
摘要：　シリコン基板と、このシリコン基板上のゲート絶縁膜と、このゲート絶縁膜上のゲート電極を有する半導体装置において、前記ゲート絶縁膜は、ＨｆもしくはＺｒからなるＡ元素とＳｉもしくはＡｌからなるＢ元素を含む金属酸化物、または、これら金属酸化物に窒素が導入された金属酸窒化物を含み、前記の金属酸化物もしくは金属酸窒化物のＡ元素とＢ元素のモル比率（Ａ／（Ａ＋Ｂ））が０．３以上０．７以下であり、前記ゲート電極は、少なくとも前記ゲート絶縁膜に接する部分に、組成式Ｍ（ｘ）Ｓｉ（１－ｘ）（０＜ｘ＜１）で表される金属Ｍのシリサイドを有し、Ｐチャネル上のゲート電極に含まれる金属Ｍのシリサイドでは０．６＜ｘ＜０．８、Ｎチャネル上のゲート電極に含まれる金属Ｍのシリサイドでは０．３＜ｘ＜０．５５である半導体装置。
摘要翻译：公开了一种半导体器件，其包括硅衬底，硅衬底上的栅极绝缘膜和栅极绝缘膜上的栅电极。栅极绝缘膜包含含有由Hf或Zr构成的元素A的金属氧化物和由Si或Al构成的元素B，或通过将氮引入到金属氧化物中而获得的氮氧化物。元素A和金属氧化物或氮氧化物中的元素B的摩尔比（A /（A + B））不小于0.3且不大于0.7。至少在与栅极绝缘膜接触的部分中，栅电极具有由组成式：M（x）Si（1-x）（其中0

6. 发明申请

WO2008075656A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2008075656A1
公开(公告)日：2008-06-26
申请号：PCT/JP2007/074258
申请日：2007-12-17
申请人：日本電気株式会社 , 寺井真之
发明人：寺井真之
IPC分类号： H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L21/28282 , H01L29/42344 , H01L29/792
摘要：　トラップ型メモリ素子において、パンチスルー電流の抑制しつつ、耐圧を上げ、かつ、読み出し電流を増大させる。ｐ型半導体基板上１上にトラップ層を含む第一の絶縁膜１１と第一の導電体９からなる第一のゲート積層構造と、トラップ層を含まない少なくとも上層に仕事関数制御用金属添加絶縁膜層１３を含む第二の絶縁膜１２と第二の導電体１０からなる第二のゲート積層構造が形成され、第一のゲート積層構造と第二のゲート積層構造を挟み込むようにソース・ドレイン領域２とソース・ドレイン領域３が形成される。第二のゲート積層構造の実効仕事関数が第一のゲート積層構造の実効仕事関数に比べて高い。
摘要翻译：在陷波型存储元件中，在抑制穿通电流的同时，耐受电压增加并且读取电流增加。在p型半导体衬底（1）上，形成第一栅极叠层结构和第二栅极叠层结构。第一栅层叠结构由包括捕获层的第一绝缘膜（11）和第一导体（9）组成。第二栅极叠层结构由在不包含捕获层的至少上层中包括功能控制金属添加绝缘膜层（13）的功函数的第二绝缘膜（12）构成; 和第二导体（10）。形成源极/漏极区域（2）和源极/漏极区域（3）以夹持第一栅极层叠结构和第二栅极层叠结构。第二浇口层压结构的有效功函数高于第一浇口层叠结构。

7. 发明申请

WO2006022175A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2006022175A1
公开(公告)日：2006-03-02
申请号：PCT/JP2005/014995
申请日：2005-08-17
申请人：日本電気株式会社 , 西藤哲史 , 寺井真之 , 多田あゆ香 , 渡辺啓仁
发明人：西藤哲史 , 寺井真之 , 多田あゆ香 , 渡辺啓仁
IPC分类号： H01L21/336 , H01L29/78 , H01L21/316
CPC分类号： H01L29/517 , H01L21/02148 , H01L21/02164 , H01L21/02181 , H01L21/022 , H01L21/02238 , H01L21/02271 , H01L21/28185 , H01L21/31645 , H01L21/31662 , H01L29/513
摘要：　シリコン基板（１００）に熱酸化処理を施し、表面に厚さが１．５ｎｍの下部シリコン酸化膜（１１０）を形成し、ハフニアからなる高誘電率金属酸化膜（１２０）を、ＣＶＤ法により厚さが４．０ｎｍになるように成膜し、その上にシリコン酸化物からなり厚さが１．５ｎｍの上部シリコン含有膜（１３０）を形成する。次に、熱処理を施し、高誘電率金属酸化膜（１２０）と下部シリコン酸化膜（１１０）及び上部シリコン含有膜（１３０）とを相互に固相拡散させる。この熱処理により、高誘電率金属酸化膜は全体にシリコンが拡散して膜全体がシリケート化し、欠陥が少なく信頼性が高い固相拡散シリケート膜になる。
摘要翻译：对硅基板（100）进行热氧化处理，以形成表面厚度为1.5nm的下部氧化硅膜（110），由hafnia构成的高介电常数金属氧化物膜（120）通过CVD法形成4.0nm的厚度，在金属氧化物膜上形成由氧化硅构成的厚度为1.5nm的上部含硅膜（130）。然后，进行热处理，高介电常数金属氧化物膜（120），下部氧化硅膜（110）和上部含硅膜（130）相互固相扩散。通过这种热处理，硅完全扩散到高介电常数金属氧化物膜中，整个膜被转化为硅酸盐。因此，获得了具有较少缺陷的高度可靠的固相扩散硅酸盐膜。

8. 发明申请

WO2006009025A1 半導体装置及び半導体装置の製造方法审中-公开
标题翻译：半导体器件和半导体器件制造方法
公开(公告)号：WO2006009025A1
公开(公告)日：2006-01-26
申请号：PCT/JP2005/012890
申请日：2005-07-13
申请人：日本電気株式会社 , 寺井真之 , 西藤哲史 , 多田あゆ香 , 渡辺啓仁
发明人：寺井真之 , 西藤哲史 , 多田あゆ香 , 渡辺啓仁
IPC分类号： H01L29/78 , H01L21/316 , H01L21/336
CPC分类号： H01L21/28202 , H01L21/31645 , H01L21/3185 , H01L29/513 , H01L29/517
摘要：　シリコン基板の界面に良質のゲート絶縁膜の形成を可能とし、界面電気特性を改善した半導体装置を提供する。　シリコン基板（１０１）表面にシリコンを含む下地層（酸化膜、または、酸窒化膜）（１０２）を形成し、該形成した下地層（１０２）表面上に金属供給源または金属拡散源として金属化合物からなる金属化合物層（１０３）を堆積し、下地層（１０２）と、金属化合物層（１０３）と、に熱処理を施すことで、金属化合物層（１０３）に含まれる金属化合物の金属元素を下地層（１０２）に拡散させ、シリコン基板（１０１）上に高誘電率のゲート絶縁膜（１０６）を形成し、金属化合物層（１０３）の金属化合物中の金属原子量が、１．５Ｅ＋１５ｃｍ -2 から２．６Ｅ＋１５ｃｍ -2 の範囲となる半導体装置を形成する。
摘要翻译：可以提高在硅衬底和界面电特性的界面上形成高品质栅极绝缘膜的半导体器件。在硅衬底（101）的表面上，形成包含硅的基底层（氧化膜或氧氮化物膜）（102）。在形成的基底层（102）的表面上，沉积由金属化合物构成的金属化合物层（103）作为金属供给源或金属扩散源。对基底层（102）和金属化合物层（103）进行热处理，将包含在金属化合物层（103）中的金属化合物的金属元素扩散到基底层（102）中。然后，在硅基板（101）上形成具有高介电常数的栅极绝缘膜（106），在金属化合物层（103）的金属化合物中具有金属原子量的半导体装置在 1.5E +15厘米

9. 发明申请

WO2011043448A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2011043448A1
公开(公告)日：2011-04-14
申请号：PCT/JP2010/067706
申请日：2010-10-04
申请人：日本電気株式会社 , 迫坪行広 , 寺井真之 , 多田宗弘 , 矢部裕子 , 斎藤幸重
发明人：迫坪　行広 , 寺井　真之 , 多田　宗弘 , 矢部　裕子 , 斎藤　幸重
IPC分类号： H01L49/00 , H01L21/314 , H01L27/10 , H01L45/00
CPC分类号： H01L21/02186 , H01L21/02183 , H01L21/022 , H01L21/02244 , H01L21/02266 , H01L27/101 , H01L27/2436 , H01L45/08 , H01L45/1233 , H01L45/146 , H01L45/1608
摘要：第一の電極と、第二の電極と、前記第一の電極と前記第二の電極との間に挟まれた遷移金属酸化物層を含む層と、を少なくとも有し、前記遷移金属酸化物層は、第一の遷移金属からなる第一の遷移金属酸化物層と、前記第一の遷移金属とは異なる第二の遷移金属からなる第二の遷移金属酸化物層と、を有し、前記第一の遷移金属酸化物層は前記第一の電極側に設けられ、前記第二の遷移金属酸化物層は前記第二の電極側に設けられ、前記第一の遷移金属酸化物層と前記第二の遷移金属酸化物層とは当接し、前記第一の遷移金属酸化物層は、前記第一の遷移金属酸化物層と前記第二の遷移金属酸化物層との界面から、前記第一の電極側に向かって酸素濃度の傾斜を有し、且つ、前記界面における酸素濃度が、前記第一の電極側における酸素濃度より大きい、半導体装置とされる。
摘要翻译：提供了至少包括第一电极，第二电极和介于第一电极和第二电极之间的层并且包括过渡金属氧化物层的半导体器件，所述过渡金属氧化物层包括第一过渡金属氧化物层由第一过渡金属制成的第二过渡金属氧化物层和由不同于第一过渡金属的第二过渡金属制成的第二过渡金属氧化物层，第一过渡金属氧化物层设置在第一电极侧，第二过渡金属氧化物层设置在第二电极侧，第一过渡金属氧化物层和第二过渡金属氧化物层彼此接触，第一过渡金属氧化物层具有从第一过渡金属氧化物层和第二过渡金属氧化物层之间的界面的氧浓度梯度金属氧化物层到第一电极侧，氧浓度a 所述界面大于所述第一电极侧的氧浓度。

10. 发明申请

WO2007086304A1 半導体装置および半導体装置の製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007086304A1
公开(公告)日：2007-08-02
申请号：PCT/JP2007/050688
申请日：2007-01-18
申请人：日本電気株式会社 , 寺井真之
发明人：寺井真之
IPC分类号： H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/115 , G11C16/0466 , H01L21/28282 , H01L27/11568 , H01L29/4234 , H01L29/66833 , H01L29/792
摘要：　トラップ型メモリ素子において、電荷蓄積領域への外部からの電荷流入および蓄積電荷の外部拡散や欠陥に起因した流出を抑制する。　シリコン基板１上に、第１のゲート絶縁膜３、電荷蓄積層４、第２のゲート絶縁膜５からなる積層絶縁膜を介してゲート導電体６形成する。積層絶縁膜（３～５）はゲート導電体６の外側に突出してサイドウォール８の外端部下まで延在している。電荷蓄積層４は、ゲート導電体直下の高トラップ面密度領域４ａとゲート導電体外側の低トラップ面密度領域４ｂを有する。
摘要翻译：陷阱型存储元件，其中从外部将电荷流入电荷存储区域，抑制由缺陷引起的存储的电荷和流出的外部扩散。通过由第一栅极绝缘膜（3），电荷存储层（4）和第二栅极绝缘膜（5）构成的多层绝缘膜，在硅衬底（1）上形成栅极导体（6）。多层绝缘膜（3-5）突出到栅极导体（6）的外部并延伸到侧壁（8）的外端的下方。电荷存储层（4）具有位于栅极导体正下方的高陷阱表面密度区域（4a）和位于栅极导体外部的低陷阱表面密度区域（4b）。

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