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1. 发明申请

WO2012154454A2 MITIGATION OF SILICIDE FORMATION ON WAFER BEVEL 审中-公开
标题翻译：减少水分上的硅化物形成
公开(公告)号：WO2012154454A2
公开(公告)日：2012-11-15
申请号：PCT/US2012036018
申请日：2012-05-01
申请人： LAM RES CORP , FISCHER ANDREAS , BASS WILLIAM SCOTT
发明人： FISCHER ANDREAS , BASS WILLIAM SCOTT
IPC分类号： H01L21/3065
CPC分类号： H01L21/02274 , H01L21/28097 , H01L21/28518 , H01L29/517
摘要： A method for preventing formation of metal silicide material on a wafer bevel is provided, where the wafer bevel surrounds a central region of the wafer. The wafer is placed in bevel plasma processing chamber. A protective layer is deposited on the wafer bevel. The wafer is removed from the bevel plasma processing chamber. A metal layer is deposited over at least part of the central region of the wafer, wherein part of the metal layer is deposited over the protective layer. Semiconductor devices are formed while preventing metal silicide formation on the wafer bevel.
摘要翻译：提供了一种用于防止在晶片斜面上形成金属硅化物材料的方法，其中晶片斜面围绕晶片的中心区域。将晶片放置在斜面等离子体处理室中。保护层沉积在晶片斜面上。从斜面等离子体处理室移除晶片。金属层沉积在晶片的中心区域的至少一部分上，其中金属层的一部分沉积在保护层上。形成半导体器件，同时防止在晶片斜面上形成金属硅化物。

2. 发明申请

WO2008084085A9 METHOD OF FABRICATING A TRANSISTOR WITH SEMICONDUCTOR GATE COMBINED LOCALLY WITH A METAL 审中-公开
标题翻译：制造半导体门与金属组合的晶体管的方法
公开(公告)号：WO2008084085A9
公开(公告)日：2009-09-03
申请号：PCT/EP2008050260
申请日：2008-01-10
申请人： ST MICROELECTRONICS CROLLES 2 , NXP BV , MUELLER MARKUS , BIDAL GREGORY
发明人： MUELLER MARKUS , BIDAL GREGORY
IPC分类号： H01L21/28
CPC分类号： H01L29/517 , H01L21/28052 , H01L21/28097 , H01L21/28105 , H01L29/42376 , H01L29/665 , H01L29/6659 , H01L29/7833
摘要： The invention concerns a method of forming a field effect transistor comprising a gate (G) formed on an insulating layer, the gate having, in a zone in contact with the insulating layer, a semiconducting central zone (50) and lateral zones (48) in the length of the gate (G), the method comprising forming a gate (G) comprising a portion of insulating layer (32), a portion of semiconducting layer formed over the insulating layer (32), and a portion of mask layer formed over the semiconducting layer; performing an etching of the portion of the mask layer such that only a portion in the centre of the gate (G) remains; and reacting the semiconducting gate with a metal deposited over the gate.
摘要翻译：本发明涉及一种形成场效应晶体管的方法，该场效应晶体管包括形成在绝缘层上的栅极（G），该栅极在与绝缘层接触的区域内具有半导体中心区域（50）和侧向区域（48）在栅极（G）的长度上，所述方法包括形成包括绝缘层（32）的一部分的栅极（G），形成在绝缘层（32）上的半导体层的一部分，以及形成的掩模层的一部分在半导体层上; 对掩模层的部分进行蚀刻，使得只有栅极（G）的中心部分保留; 并使半导电栅极与沉积在栅极上的金属反应。

3. 发明申请

WO2008013125A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2008013125A1
公开(公告)日：2008-01-31
申请号：PCT/JP2007/064397
申请日：2007-07-23
申请人：日本電気株式会社 , 高橋健介
发明人：高橋健介
IPC分类号： H01L21/8238 , H01L21/28 , H01L27/08 , H01L27/092 , H01L29/423 , H01L29/49 , H01L29/786
CPC分类号： H01L29/4908 , H01L21/28097 , H01L21/823835 , H01L21/823842 , H01L21/823878 , H01L21/84 , H01L21/845 , H01L27/1203 , H01L27/1211 , H01L29/4975 , H01L29/66545 , H01L29/66803 , H01L29/785
摘要：　ｎＭＯＳトランジスタとｐＭＯＳトランジスタのＶｔｈを低電力型装置として必要な値に制御した、装置特性・信頼性に優れた半導体装置とする。　ＳＯＩ基板を用いて形成されたｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを有する半導体装置であって、ｐＭＯＳトランジスタはシリサイド領域（１）としてＷＳｉ２結晶相、ＭｏＳｉ２結晶相、ＮｉＳｉ結晶相、及びＮｉＳｉ２結晶相からなる群から選択された少なくとも一種の結晶相を含む第１ゲート電極を有する完全空乏型のＭＯＳトランジスタであり、ｎＭＯＳトランジスタはシリサイド領域（２）としてＰｔＳｉ結晶相、Ｐｔ２Ｓｉ結晶相、ＩｒＳｉ結晶相、Ｎｉ２Ｓｉ結晶相、及びＮｉ３Ｓｉ結晶相からなる群から選択された少なくとも一種の結晶相を含む完全空乏型のＭＯＳトランジスタであることを特徴とする半導体装置。
摘要翻译：提供了具有优异的器件特性和可靠性的半导体器件，其中nMOS晶体管和pMOS晶体管的V th值在低功率器件所需的值。半导体器件设置有通过使用SOI衬底形成的pMOS晶体管和nMOS晶体管。 pMOS晶体管是完全耗尽的MOS晶体管，其具有第一栅电极，该第一栅电极包括选自由WSi 2 2结晶相组成的组中的至少一种晶相，MoSi 2结晶相， SUB晶体相，NiSi晶相和NiSi2Si晶相，作为硅化物区域（1）。 nMOS晶体管是完全耗尽的MOS晶体管，其包括选自由PtSi晶相，Pt 2 Si 3晶相和IrSi晶相组成的组中的至少一种晶相， SiO 2 Si晶相和Ni 3 Si晶相，作为硅化物区域（2）。

4. 发明申请

WO2007092749A3 SEMICONDUCTIVE DEVICE FABRICATED USING A TWO STEP APPROACH TO SILICIDE A GATE AND SOURCE/DRAINS 审中-公开
标题翻译：使用两步方法制造的二氧化硅门和源/排水的半导体器件
公开(公告)号：WO2007092749A3
公开(公告)日：2007-11-29
申请号：PCT/US2007061512
申请日：2007-02-02
申请人： TEXAS INSTRUMENTS INC , RAMIN MANFRED B , PAS MIKE F
发明人： RAMIN MANFRED B , PAS MIKE F
IPC分类号： H01L21/00 , H01L21/44
CPC分类号： H01L21/28097 , H01L21/823814 , H01L21/823835 , H01L29/66507 , H01L29/6659
摘要： In one aspect, the invention provides a method of fabricating a semiconductive device (200), comprising suiciding a gate (340) with a first silicidation layer (710), removing a protective layer (510) to expose source/drains (415), and suiciding the gate and the source/drains with a second silicidation layer.
摘要翻译：在一个方面，本发明提供一种制造半导体器件（200）的方法，包括使第一硅化层（710）自对准栅极（340），去除保护层（510）以暴露源极/漏极（415），并用第二硅化层使门和源/排水沟通。

5. 发明申请

WO2007031930A3 METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE WITH DIFFERENT METALLIC GATES 审中-公开
标题翻译：制造具有不同金属门的半导体器件的方法
公开(公告)号：WO2007031930A3
公开(公告)日：2007-09-13
申请号：PCT/IB2006053205
申请日：2006-09-11
申请人： NXP BV , LANDER ROBERT J P , VAN DAL MARK , HOOKER JACOB C
发明人： LANDER ROBERT J P , VAN DAL MARK , HOOKER JACOB C
IPC分类号： H01L21/8238
CPC分类号： H01L21/823842 , H01L21/28079 , H01L21/28097 , H01L29/4958 , H01L29/66545 , H01L29/78
摘要： A method is described for forming gate structures with different metals on a single substrate. A thin semiconductor layer (26) is formed over gate dielectric (24) and patterned to be present in a first region (16) not a second region (18). Then, metal (30) is deposited and patterned to be present in the second region not the first. Then, a fully suicided gate process is carried out to result in a fully suicided gate structure in the first region and a gate structure in the second region including the fully suicided gate structure above the deposited metal (30).
摘要翻译：描述了在单个衬底上形成具有不同金属的栅极结构的方法。在栅极电介质（24）上形成薄的半导体层（26），并被图案化以存在于不是第二区域（18）的第一区域（16）中。然后，金属（30）被沉积并图案化以存在于不是第一区域的第二区域中。然后，进行完全自动的栅极处理，以在第一区域中产生完全自述的栅极结构，并且在第二区域中的栅极结构包括沉积金属（30）上方的完全自蚀的栅极结构。

6. 发明申请

WO2007094110A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007094110A1
公开(公告)日：2007-08-23
申请号：PCT/JP2006/323437
申请日：2006-11-24
申请人：日本電気株式会社 , 間部謙三
发明人：間部謙三
IPC分类号： H01L29/78 , H01L21/28 , H01L21/336 , H01L21/8238 , H01L27/092 , H01L29/423 , H01L29/49
CPC分类号： H01L21/823814 , H01L21/28097 , H01L21/823835 , H01L29/4975 , H01L29/66545
摘要：　シリコン基板と、このシリコン基板上のゲート絶縁膜と、このゲート絶縁膜上のゲート電極と、ソース・ドレイン領域を有する電界効果トランジスタを有する半導体装置であって、ゲート電極は、ゲート絶縁膜に接する部分に、当該電界効果トランジスタのチャネル領域の導電型と反対の導電型の不純物元素を含む結晶化Ｎｉシリサイド領域を有する半導体装置。
摘要翻译：本发明提供了一种半导体器件，其包括硅衬底，设置在硅衬底上的栅极绝缘膜，设置在栅极绝缘膜上的栅极电极和具有源极/漏极区域的场效应晶体管。在与栅极绝缘膜接触的部分中，在栅电极中设置含有与沟道区域中的场效应晶体管的导电类型相反的导电型杂质元素的结晶化Ni硅化物区域。

7. 发明申请

WO2007077814A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2007077814A1
公开(公告)日：2007-07-12
申请号：PCT/JP2006/325868
申请日：2006-12-26
申请人：日本電気株式会社 , 長谷卓
发明人：長谷卓
IPC分类号： H01L21/8238 , H01L21/28 , H01L27/092 , H01L29/423 , H01L29/49 , H01L29/78
CPC分类号： H01L21/823871 , H01L21/28097 , H01L21/823835 , H01L21/823842 , H01L29/4975 , H01L29/517 , H01L29/66545
摘要：　均一な組成からなるゲート電極とすることによって仕事関数のずれを防止し、Ｖｔｈを効果的に制御して動作特性に優れた半導体装置を得る。ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有し、ゲート絶縁膜はＨｆを含む高誘電率絶縁膜を有し、ライン状電極はシリサイド領域（Ａ）とシリサイド領域（Ｂ）とからなり、シリサイド領域（Ａ）とシリサイド領域（Ｂ）のうち、一方のシリサイド領域はシリサイド化反応において拡散種となる金属Ｍのシリサイド（ａ）を含み、他方のシリサイド領域はゲート絶縁膜に接するようにシリサイド層（Ｃ）を有し、シリサイド層（Ｃ）はシリサイド（ａ）より金属Ｍの原子組成比が小さな金属Ｍのシリサイド（ｂ）と、シリサイド（ｂ）中の金属Ｍの拡散を実質的に防止する不純物とを含むことを特徴とする半導体装置。
摘要翻译：本发明提供一种能够通过采用具有均匀组成的栅电极，通过Vth的有效控制而具有优异的工作特性来防止功函数偏差的半导体装置。半导体器件的特征在于包括PMOS晶体管，NMOS晶体管，包括具有高介电常数的含Hf绝缘膜的栅极绝缘膜，包括硅化物区域（A）和硅化物区域（B）的线电极，所述硅化物区域（A）和（B）包括在硅化物反应中用作扩散物质的金属M的硅化物（a），所述另一个硅化物区域包括与栅极绝缘膜接触的硅化物层（C），包含金属M的硅化物（b）的硅化物层（C），其具有比硅化物（a）更小的金属M的原子组成比，以及可以基本上防止金属M扩散的杂质硅化物（b）。

8. 发明申请

WO2007030343A2 SILICIDED RECESSED SILICON 审中-公开
标题翻译：硅化硅
公开(公告)号：WO2007030343A2
公开(公告)日：2007-03-15
申请号：PCT/US2006033374
申请日：2006-08-28
申请人： MICRON TECHNOLOGY INC
发明人： NEJAD HASAN , FIGURA THOMAS A , HALLER GORDON A , IYER RAVI , MELDRIM JOHN MARK , HARNISH JUSTIN
IPC分类号： H01L21/28
CPC分类号： H01L21/823835 , H01L21/28097 , H01L21/823418 , H01L21/823443 , H01L21/823814 , H01L27/10852 , H01L27/10876 , H01L27/10897 , H01L29/4975 , H01L29/66621 , H01L2924/0002 , H01L2924/00
摘要： Methods and structures are provided for full silicidation of recessed silicon. Silicon (52) is provided within a trench (50). A mixture of metals (55) is provided over the silicon (52) in which one of the metals diffuses more readily in silicon than silicon does in the metal, and another of the metals diffuses less readily in silicon than silicon does in the metal. An exemplary mixture includes 80% nickel and 20% cobalt. The silicon (52) within the trench (50) is allowed to fully silicide (56) without void formation, despite a relatively high aspect ratio for the trench (50). Among other devices, recessed access devices (RADs) can be formed by the method for memory arrays (10).
摘要翻译：为嵌入硅完全硅化提供了方法和结构。硅（52）设置在沟槽（50）内。在硅（52）上提供金属（55）的混合物，其中一种金属在硅中比硅中更容易地扩散到金属中，并且另一种金属在硅中比在金属中的硅更容易扩散。示例性的混合物包括80％的镍和20％的钴。尽管沟槽（50）具有相对高的纵横比，但是沟槽（50）内的硅（52）被允许完全硅化物（56）而无空隙形成。在其他设备中，可以通过用于存储器阵列（10）的方法形成凹入访问设备（RAD）。

9. 发明申请

WO2006098369A1 半導体装置の製造方法及び半導体装置审中-公开
标题翻译：制造半导体器件和半导体器件的方法
公开(公告)号：WO2006098369A1
公开(公告)日：2006-09-21
申请号：PCT/JP2006/305133
申请日：2006-03-15
申请人：日本電気株式会社 , 田中聖康 , 若林整 , 山本豊二
发明人：田中聖康 , 若林整 , 山本豊二
IPC分类号： H01L21/336 , H01L21/28 , H01L21/8238 , H01L27/092 , H01L29/417 , H01L29/423 , H01L29/49 , H01L29/78
CPC分类号： H01L21/28052 , H01L21/265 , H01L21/28097 , H01L21/82345 , H01L21/823842 , H01L29/4975
摘要：　半導体基板（１）の表面に成膜されたゲート絶縁膜（２）上にシリコン膜を成膜する。このシリコン膜にガリウムをドーピングしてガリウムドープシリコン膜（１０）を形成する。このガリウムドープシリコン膜の熱処理を行う。熱処理されたガリウムドープシリコン膜上にニッケル膜（１２）を成膜する。窒素雰囲気中又は高真空中でシンターを行うことにより、ニッケル膜が成膜されたガリウムドープシリコン膜をニッケルシリサイド反応させてゲート電極を形成する。シリサイドゲート電極を備えたＭＩＳＦＥＴをこのような方法で製造することにより、シリサイドゲート電極の仕事関数を従来よりも大幅に変動できるようになる。その結果、低消費電力で高駆動能力を有するＭＩＳＦＥＴを低コストで製造することが可能となる。
摘要翻译：在形成在半导体衬底（1）的表面上的栅绝缘膜（2）上形成硅膜。通过用镓掺杂硅膜形成镓掺杂硅膜（10）。对掺杂了镓的硅膜进行热处理，在这样加热处理的掺镓硅膜上形成镍膜（12）。通过在氮气氛或高真空中进行烧结，使具有镍膜的掺杂镓的硅膜进行硅化镍形成反应，形成栅电极。当通过上述方法制造包括硅化物栅极的MISFET时，硅化物栅电极的功函数可以比常规的更大。因此，可以以低成本制造具有低功耗的高驱动能力的MISFET。

10. 发明申请

WO2006018762A2 DUAL GATE CMOS FABRICATION 审中-公开
标题翻译：双门CMOS制造
公开(公告)号：WO2006018762A2
公开(公告)日：2006-02-23
申请号：PCT/IB2005052569
申请日：2005-08-01
申请人： KONINKL PHILIPS ELECTRONICS NV , MULLER MARKUS , STOLK PETER
发明人： MULLER MARKUS , STOLK PETER
CPC分类号： H01L21/28097 , H01L21/823842 , H01L29/4933 , H01L29/4975 , H01L29/66545
摘要： The invention relates to a method of fabricating a CMOS device, comprising providing a semiconductor substrate (101) having therein a layer of insulating material (102), the method comprising providing a layer (106) of a first material over the insulating layer (102), the thickness of the layer (106) of the first material being less in a first region (103) for supporting a first active device than in a second region (104) for supporting a second active device. A layer (107) of a second material is then deposited over the layer (106) of a first material, and the structure is then subjected to a thermal treatment to alloy the first and second materials. The portion of the layers over the first region is entirely alloyed, whereas the portion of the layers over the second region is not, so that a portion (109) of the layer (106) of the first material remains.
摘要翻译：本发明涉及一种制造CMOS器件的方法，包括提供其中具有绝缘材料层（102）的半导体衬底（101），该方法包括在绝缘层（102）上提供第一材料层（106）），第一材料的层（106）的厚度在用于支撑第一有源器件的第一区域（103）中比在用于支撑第二有源器件的第二区域（104）中更小。然后将第二材料的层（107）沉积在第一材料的层（106）上，然后对该结构进行热处理以使第一和第二材料合金化。第一区域上的层的部分完全合金化，而第二区域上的部分层不是，使得第一材料的层（106）的一部分（109）保留。

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