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71. 发明申请

WO1981003567A1 SEMICONDUCTOR MEMORY FOR USE IN CONJUNCTION WITH ERROR DETECTION AND CORRECTION CIRCUIT 审中-公开
标题翻译：用于与错误检测和校正电路连接的半导体存储器
公开(公告)号：WO1981003567A1
公开(公告)日：1981-12-10
申请号：PCT/US1980000672
申请日：1980-06-02
申请人： MOSTEK CORP , PROEBSTING R
发明人： MOSTEK CORP
IPC分类号： G11C07/00
CPC分类号： G06F11/106 , G11C11/406 , G11C11/4063 , G11C29/48
摘要： A semiconductor dynamic memory circuit (10) includes a memory cell array (38) which includes a plurality of memory cells which are accessed through row and column lines by operation of row and column clock chain signals. A strap (68) is provided to operate the circuit (10) as either a memory which is refreshed according to internally generated addresses or a memory which is refreshed in response to externally supplied memory addresses and is easily incorporated into a memory system which utilizes error detection and correction during the refresh operation. In the absence of the strap (68) a refresh signal (20) refreshes cells of the array (38) in response to the address generated by an internal address counter (82). The circuit (10) accesses a given memory location when an externally supplied address is provided together with a RAS signal (12) and a CAS signal (16). When the strap (68) is incorporated into the circuit (10) the refresh signal (20) applied thereto causes the memory cell array (38) to be refreshed at the externally supplied address. The data within the memory cell array (38) is accessed in response to an externally supplied memory address, the RAS signal (12) and the CAS signal (16). The CAS signal (16) is inhibited in the absence of the RAS signal (12). The circuit (10) is used within a memory array (102) for reading out stored data together with error correcting bits while at the same time refreshing all of the memory circuits in the memory (102). An error detecting and correcting circuit (160) is provided to evaluate the data read out from the memory circuits and to provide a corrected data pattern when erroneous bits are detected.
摘要翻译：半导体动态存储器电路（10）包括存储单元阵列（38），其包括通过行和列时钟链信号的操作通过行和列线访问的多个存储单元。提供带（68）以将电路（10）操作为根据内部生成的地址刷新的存储器或响应于外部提供的存储器地址而刷新的存储器，并且容易地并入到利用错误的存储器系统中在刷新操作期间的检测和校正。在没有带（68）的情况下，刷新信号（20）响应于由内部地址计数器（82）产生的地址刷新阵列（38）的单元。当外部提供的地址与RAS信号（12）和CAS信号（16）一起提供时，电路（10）访问给定的存储器位置。当带（68）被并入到电路（10）中时，施加到其上的刷新信号（20）使得存储单元阵列（38）在外部提供的地址处被刷新。响应于外部提供的存储器地址RAS信号（12）和CAS信号（16）来访问存储单元阵列（38）内的数据。在没有RAS信号（12）的情况下，CAS信号（16）被禁止。电路（10）用在存储器阵列（102）内，用于读出存储的数据以及纠错位，同时刷新存储器（102）中的所有存储器电路。提供错误检测和校正电路（160）以评估从存储器电路读出的数据，并且当检测到错误位时提供校正的数据模式。

72. 发明申请

WO2014088090A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2014088090A1
公开(公告)日：2014-06-12
申请号：PCT/JP2013/082801
申请日：2013-12-06
申请人：ピーエスフォールクスコエスエイアールエル , 佐藤誉
发明人：佐藤　誉
IPC分类号： G11C29/12 , G01R31/28 , G11C11/401
CPC分类号： G11C8/18 , G11C29/1201 , G11C29/18 , G11C29/48
摘要：　本発明は、アドレス切替に必要なクロック数を削減する。半導体装置は、第１のテストパッドと、第１のテストパッドからシリアルに入力される複数ビットのアドレスを保持すると共に、当該アドレスをパラレルに変換し、当該第１のテストパッドから入力される信号に応じて活性化されるアップデート信号に応じて出力する第１のアドレス保持回路と、第１のアドレス保持回路から前記アドレスを受け取り、当該アドレスを保持する第２のアドレス保持回路と、第１の制御信号に応じて第２のアドレス保持回路から前記アドレスを受け取って保持する第３のアドレス保持回路と、第１の制御信号を含む複数の制御信号に応じて内部制御信号を発生する制御回路と、前記内部制御信号に応答して動作する内部回路と、を備える。
摘要翻译：本发明的目的是减少切换地址所需的时钟数量。一种半导体器件包括：第一测试焊盘; 第一地址保持电路，其保存具有从第一测试焊盘串行输入的多个位的地址数据，同时将地址数据转换为并行数据，以根据从第一个数据输入的信号激活的更新信号输出并行数据测试垫第二地址保持电路，从第一地址保持电路接收地址数据并保存地址数据; 第三地址保持电路，其根据第一控制信号从第二地址保持电路接收地址数据，并保存地址数据; 控制电路，其根据包括第一控制信号的多个控制信号产生内部控制信号; 以及响应于内部控制信号而工作的内部电路。

73. 发明申请

WO2014077154A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2014077154A1
公开(公告)日：2014-05-22
申请号：PCT/JP2013/079871
申请日：2013-11-05
申请人：ピーエスフォールクスコエスエイアールエル , 恩田貴光
发明人：恩田　貴光
IPC分类号： G11C29/12 , G11C5/00 , G11C11/401 , H01L21/3205 , H01L21/66 , H01L21/768 , H01L21/822 , H01L23/522 , H01L25/065 , H01L25/07 , H01L25/18 , H01L27/04 , H01L27/10
CPC分类号： H01L25/18 , G11C5/00 , G11C29/1201 , G11C29/48 , H01L22/32 , H01L23/3128 , H01L23/3135 , H01L23/481 , H01L23/522 , H01L23/528 , H01L23/5384 , H01L24/17 , H01L25/0652 , H01L25/0657 , H01L25/50 , H01L2224/13025 , H01L2224/16145 , H01L2224/16146 , H01L2224/16227 , H01L2224/16235 , H01L2224/17181 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2225/06544 , H01L2225/06565 , H01L2225/06596 , H01L2924/15192 , H01L2924/15311
摘要：【課題】バンプ電極が使用される通常動作時とテストパッドが使用されるテスト動作時の動作条件を一致させる。【解決手段】バンプ電極ＰＬＶ０と、テストパッドＴＰＶと、内部回路３１と、バンプ電極ＰＬＶ０とノードＮ１とを接続する電源配線Ｖ１と、テストパッドＴＰＶとノードＮ１とを接続する電源配線Ｖ２と、ノードＮ１と内部回路３１とを接続する電源配線Ｖ３とを備える。電源配線Ｖ１と電源配線Ｖ２は、互いに抵抗値が実質的に等しくなるよう設計されている。これにより、通常動作時とテスト動作時の動作条件がほぼ一致することから、誤って良品と判定されたり、逆に、誤って不良品と判定されたりすることが無くなるため、歩留まりを高めることが可能となる。
摘要翻译： [问题]在使用凸起电极的正常操作期间匹配操作条件和使用测试垫时的测试操作期间的操作条件。 [解决方案]半导体器件包括突起电极（PLV0），测试焊盘（TPV），内部电路（31），连接凸起电极（PLV0）和节点（N1）的电源布线（V1）连接测试焊盘（TPV）和节点（N1）的接线（V2）和连接节点（N1）和内部电路（31）的电源接线（V3）。电源布线（V1）和电源布线（V2）被设计成使得电阻值基本相等。因此，由于正常操作和试验操作期间的操作条件基本上相同，所以可以通过消除无缺陷产品的错误确定或相反地错误地确定缺陷产品来提高收率。

74. 发明申请

WO2010065290A3 MEMORY SYSTEM WITH COMMAND FILTERING 审中-公开
标题翻译：具有指令过滤的存储器系统
公开(公告)号：WO2010065290A3
公开(公告)日：2010-08-19
申请号：PCT/US2009064813
申请日：2009-11-17
申请人： RAMBUS INC , WARE FREDERICK A , RICHARDSON WAYNE , KASAMSETTY KISHORE
发明人： WARE FREDERICK A , RICHARDSON WAYNE , KASAMSETTY KISHORE
IPC分类号： G06F13/32 , G06F11/10 , G06F12/00 , G06F13/24
CPC分类号： G11C29/56 , G01R31/3171 , G11C29/028 , G11C29/48 , G11C29/50012 , G11C29/56012
摘要： A memory system includes a memory controller coupled to at least one memory device via high-speed data and request links. The timing and voltage margins of the links are periodically calibrated to reduce bit error. The high-speed request links complicate calibration because commands issued over the uncalibrated request links can be erroneously interpreted by the memory device. Misinterpreted commands can disrupt the calibration procedure (e.g., a write command might be misinterpreted as a power-down command). The memory controller addresses this problem using a separate, low-speed control interface to issue a filter command that instructs the memory device to decline potentially disruptive requests when in a calibration mode.
摘要翻译：存储器系统包括经由高速数据和请求链路耦合到至少一个存储器设备的存储器控制器。链路的定时和电压裕度被定期校准，以减少位误差。高速请求链接使校准变得复杂，因为通过未校准的请求链接发出的命令可能被存储器件错误地解释。错误解释的命令可能会中断校准过程（例如，写命令可能被误解为掉电命令）。存储器控制器使用单独的低速控制接口来解决这个问题，发出一个过滤器命令，指示当处于校准模式时存储器件可能会破坏潜在的破坏性请求。

75. 发明申请

WO2010004751A1 TEST EQUIPMENT AND SEMICONDUCTOR DEVICE USING BUILT-IN INSTRUMENTS STANDARD INTERFACE 审中-公开
标题翻译：使用内置仪器的标准接口的测试设备和半导体器件
公开(公告)号：WO2010004751A1
公开(公告)日：2010-01-14
申请号：PCT/JP2009/003200
申请日：2009-07-09
申请人： ADVANTEST CORPORATION , WATANABE, Daisuke
发明人： WATANABE, Daisuke
IPC分类号： G01R31/3187 , G01R31/319
CPC分类号： G01R31/31908 , G11C29/48 , G11C29/56 , G11C2029/0401
摘要： An interface circuit is connected to an ATE via a test control bus BUS3 that differs from main buses, receives a control signal output from the ATE, and controls multiple BIST circuits according to the control signal. Furthermore, a DUT is configured such that a test result signal specified by the control signal can be read by the ATE via the test control bus. A BISI synchronous control unit generates a first control signal for individually controlling the multiple BIST circuits included in the DUT, and a second control signal for reading the test result signal generated by the BIST circuit, and supplies these signals to the DUT via the test control bus.
摘要翻译：接口电路通过与主总线不同的测试控制总线BUS3连接到ATE，接收从ATE输出的控制信号，并根据控制信号控制多个BIST电路。此外，DUT被配置为使得由控制信号指定的测试结果信号可以由ATE经由测试控制总线读取。 BISI同步控制单元产生用于单独控制DUT中包括的多个BIST电路的第一控制信号和用于读取由BIST电路产生的测试结果信号的第二控制信号，并且经由测试控制将这些信号提供给DUT 总线。

76. 发明申请

WO2009008080A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2009008080A1
公开(公告)日：2009-01-15
申请号：PCT/JP2007/063877
申请日：2007-07-12
申请人：株式会社ルネサステクノロジ , 木下勝治 , 松崎望 , 半澤悟 , 高浦則克
发明人：木下勝治 , 松崎望 , 半澤悟 , 高浦則克
IPC分类号： H01L27/105 , G11C29/12 , H01L21/66
CPC分类号： G11C29/48 , G11C29/1201 , H01L27/2436 , H01L27/2445 , H01L27/2463 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L45/1675
摘要：シリコン基板１の記憶回路領域Ｚ２には、メモリセルトランジスタＱＭと抵抗素子ＲＭとからなるメモリセルが形成され、テスト領域Ｚ３には、テスト用抵抗素子ＲＭＴが形成されている。抵抗素子ＲＭおよびテスト用抵抗素子ＲＭＴは、相変化材料からなる記憶層３６を含む同一の構造を有し、テスト用抵抗素子ＲＭＴの上部電極３７および下部電極３３には、それぞれテスト用ボンディングパッドが電気的に接続されている。
摘要翻译：在硅衬底（1）的存储电路区（Z2）中，形成包括存储单元晶体管（QM）和电阻元件（RM）的存储单元。在测试区域（Z3）中，形成用于测试的电阻元件（RMT）。电阻元件（RM）和用于测试的电阻元件（RMT）都具有相同的结构，包括包括相变材料的存储层（36）。对于用于测试的电阻元件（RMT）的上电极（37）和下电极（33）中的每一个，用于测试的焊盘电连接。

77. 发明申请

WO2009008031A1 半導体メモリおよびシステム审中-公开
标题翻译：半导体存储器和系统
公开(公告)号：WO2009008031A1
公开(公告)日：2009-01-15
申请号：PCT/JP2007/000753
申请日：2007-07-11
申请人：富士通マイクロエレクトロニクス株式会社 , 小林広之 , 北山大輔
发明人：小林広之 , 北山大輔
IPC分类号： G11C29/12
CPC分类号： G11C29/48 , G11C11/401 , G11C29/1201 , G11C2029/1806
摘要：　ビット線対が配線された一対のアクセス制御回路は、同じデータ端子に対応し、かつ異なるアドレスが割り当てられる。データスワップ回路は、テストモード中に、アクセス制御回路の一方を使用するときに、一対のデータ端子と一対のデータ線との接続の入れ替えを禁止し、アクセス制御回路の他方を使用するときに一対のデータ端子と一対のデータ線との接続を入れ替える。これにより、データ端子に供給するデータ信号の論理を変更することなく、論理が互いに異なるビット線に同じ論理レベルのデータ信号を与えることができる。一対のアクセス制御回路の間に配置されるコンタクトと、このコンタクトに両側に隣接するビット線との間にストレスを与えることができる。この結果、テストパターンの設計を容易にでき、テストの効率を向上できる。
摘要翻译：具有位线对的一对访问控制电路对应于相同的数据终端，并且分配不同的地址。当在测试模式中使用访问控制电路之一时，数据交换电路禁止一对数据终端和一对数据线之间的连接的改变。当使用其他访问控制电路时，它改变一对数据终端与一对数据线之间的连接。因此，具有相同逻辑电平的数据信号可以用相互不同的逻辑给予位线，而不改变要提供给数据端的数据信号的逻辑。可以在布置在一对之间的触点之间给出应力的访问控制电路和与该触点两侧相邻的位线。因此，可以促进测试图案设计，并且可以提高测试的效率。

78. 发明申请

WO2008126165A1 試験装置审中-公开
标题翻译：测试设备
公开(公告)号：WO2008126165A1
公开(公告)日：2008-10-23
申请号：PCT/JP2007/054668
申请日：2007-03-09
申请人：株式会社アドバンテスト , 土井優 , 佐藤新哉
发明人：土井優 , 佐藤新哉
IPC分类号： G11C29/56 , G01R31/28
CPC分类号： G11C29/56 , G11C29/48 , G11C2029/5602
摘要：　被試験メモリのステータス出力端子から出力されるそれぞれのコマンドの処理状態を示すステータス信号をそれぞれ受け取ってステータス信号がレディ状態となったことに応じてマッチ信号をそれぞれ出力する複数のマッチ検出部と、複数のマッチ検出部から出力される複数のマッチ信号の論理積に基づいて、被試験メモリが複数のコマンドの処理を終えたと判定する判定部と、複数のメモリバンクを有する被試験メモリの試験において、複数のマッチ検出部のそれぞれを複数のメモリバンクのそれぞれに対応して割り当てる割当部とを備え、複数のメモリバンクを有する被試験メモリの試験において、複数のマッチ検出部のそれぞれは、被試験メモリのステータス出力端子からメモリバンク毎に異なるサイクルに出力される、それぞれのコマンドの処理状態を示すステータス信号のうち対応するメモリバンクのステータス信号を受け取って、マッチ信号を出力する試験装置を提供する。
摘要翻译：本发明的目的是提供一种测试装置，其包括多个匹配检测单元，其分别接收表示从被测存储器的状态输出端子输出的指令处理状态的状态信号，并且响应于该状态信号分别处于就绪状态，判断单元，用于根据从多个匹配检测单元输出的多个匹配信号的逻辑积来判断被测存储器已经完成了多个命令，分配单元用于在对具有多个存储体的被测存储器的测试中分配多个相应匹配检测单元到多个相应的存储体，其中在被测存储器的测试中具有多个存储器组存储器组中，每个匹配检测单元接收与指示每个命令过程的状态信号相对应的存储体的状态信号从每个存储体的不同周期的状态输出端子的状态输出状态输出匹配信号。

79. 发明申请

WO2004073041A3 TESTING EMBEDDED MEMORIES IN AN INTEGRATED CIRCUIT 审中-公开
标题翻译：在一体化电路中测试嵌入式存储器
公开(公告)号：WO2004073041A3
公开(公告)日：2007-11-29
申请号：PCT/US2004004231
申请日：2004-02-13
申请人： MENTOR GRAPHICS CORP , ROSS DON E , DU XIAOGANG , CHENG WU-TUNG , RAYHAWK JOSEPH C
发明人： ROSS DON E , DU XIAOGANG , CHENG WU-TUNG , RAYHAWK JOSEPH C
IPC分类号： G01R31/28 , G11C29/48
CPC分类号： G11C29/1201 , G11C29/48 , G11C2029/0401 , G11C2029/0405 , G11C2029/3202
摘要： One of the disclosed embodiments is an apparatus for testing an embedded memory (202) in an integrated circuit (200). This exemplary embodiment comprises input logic that includes one or more memory-input paths coupled to respective memory inputs of the embedded memory, a memory built-in self-test (MBIST) controller (204), and at least one scan cell (220) coupled between the input logic and the MBIST controller. The scan cell of this embodiment is selectively operable in a memory-test mode and a system mode. In memory-test mode, the scan cell can apply memory-test data to the memory inputs along the memory-input paths of the integrated circuit. Any of the disclosed apparatus can be designed, simulated, and/or verified (and any of the disclosed methods can be performed) in a computer-executed application, such as an electronic-design-automation ("EDA") software tool.
摘要翻译：所公开的实施例之一是用于测试集成电路（200）中的嵌入式存储器（202）的装置。该示例性实施例包括输入逻辑，其包括耦合到嵌入式存储器的相应存储器输入的一个或多个存储器输入路径，存储器内置自检（MBIST）控制器（204）和至少一个扫描单元（220）耦合在输入逻辑和MBIST控制器之间。本实施例的扫描单元可选择性地在存储器测试模式和系统模式下工作。在存储器测试模式下，扫描单元可以将存储器测试数据沿集成电路的存储器输入路径应用于存储器输入。在诸如电子设计自动化（“EDA”）软件工具的计算机执行的应用中，可以设计，模拟和/或验证任何公开的装置（并且可以执行任何公开的方法）。

80. 发明申请

WO2007023458A3 CONTROLLING EMBEDDED MEMORY ACCESS 审中-公开
标题翻译：控制嵌入式存储器访问
公开(公告)号：WO2007023458A3
公开(公告)日：2007-07-19
申请号：PCT/IB2006052906
申请日：2006-08-22
申请人： NXP BV , KHANH ATA , GOODHUE GREG , SHRIVASTAVA PANKAJ
发明人： KHANH ATA , GOODHUE GREG , SHRIVASTAVA PANKAJ
IPC分类号： G06F21/02 , G01R31/317
CPC分类号： G01R31/31719 , G01R31/318533 , G06F21/74 , G11C29/48 , G11C2029/0401 , G11C2029/5602
摘要： A microcontroller (30) includes a processor (32), an embedded memory (46) operatively coupled to the processor (32), and a microcontroller test interface (34) operatively connected to the processor (32) and the memory (36). The microcontroller (30) responds to a reset signal to perform a reset initiation that causes an initial disabled state of the test interface (34) to be set and execution of initiation code with the processor (32). This code execution optionally establishes a further disabled state. The microcontroller (30) provides an enabled state of the test interface for memory (46) access through the test interlace (34) during microcontroller (30) operation subsequent to the reset initiation unless the further disabled memory (46) access state is established by execution of the initiation code.
摘要翻译：微控制器（30）包括处理器（32），可操作地耦合到处理器（32）的嵌入式存储器（46）和可操作地连接到处理器（32）和存储器（36）的微控制器测试接口（34）。微控制器（30）响应复位信号以执行复位启动，其使得测试接口（34）的初始禁用状态被设置并且与处理器（32）一起执行启动代码。该代码执行可选地建立进一步的禁用状态。微控制器（30）在复位开始之后的微控制器（30）操作期间提供用于存储器（46）访问测试交错（34）的测试接口的使能状态，除非进一步禁用的存储器（46）访问状态由启动代码的执行。

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