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41. 发明申请

WO2011121830A1 電界効果トランジスタ审中-公开
标题翻译：场效应晶体管
公开(公告)号：WO2011121830A1
公开(公告)日：2011-10-06
申请号：PCT/JP2010/068437
申请日：2010-10-20
申请人：住友電気工業株式会社 , 藤川一洋
发明人：藤川　一洋
IPC分类号： H01L21/337 , H01L21/338 , H01L21/768 , H01L29/41 , H01L29/78 , H01L29/808 , H01L29/812
CPC分类号： H01L29/808 , H01L29/0623 , H01L29/41758 , H01L29/42316 , H01L29/4238 , H01L29/7833 , H01L29/812
摘要：　スイッチング速度を向上でき、動作不良品を低減できる、横型の電界効果トランジスタを提供する。ゲート配線（４３）は、基部（４４）と、基部（４４）から突出する複数の指状部（４５）と、隣接する指状部（４５）の先端部（４６）を接続する接続部（４７）と、を有する。ゲート配線（４３）の指状部（４５）は、ソース配線（２３）の指状部（２５）とドレイン配線（３３）の指状部（３５）と、の間に配置されている。ゲート配線（４３）の基部（４４）は、ソース配線（２３）の基部（２４）とドレイン配線（３３）の指状部（３５）との間に配置され、かつ、ソース配線（２３）の指状部（２５）との間に絶縁膜を介在させて指状部（２５）と交差している。
摘要翻译：公开了一种横向场效应晶体管，其具有改进的开关速度并且降低了操作故障。具体地，栅极布线（43）包括基部（44），从基部（44）突出的多个指状部（45）和分别连接前端部（47）的连接部（47） 46）相邻的指状部分（45）。栅极布线（43）的指状部分（45）分别布置在源极布线（23）的指状部分（25）和漏极布线（33）的指状部分（35）之间）。栅极配线（43）的基部（44）配置在源极配线（23）的基部（24）与漏极配线（33）的指状部（35）之间，与源极配线（23）的指状部（25）之间夹有绝缘膜相交。

42. 发明申请

WO2011108768A1 埋め込みゲート型炭化珪素静電誘導トランジスタおよびその製造方法审中-公开
标题翻译：嵌入式门型碳化硅静电感应晶体管及其制造方法
公开(公告)号：WO2011108768A1
公开(公告)日：2011-09-09
申请号：PCT/JP2011/055718
申请日：2011-03-04
申请人：独立行政法人産業技術総合研究所 , 八尾勉 , 田中保宣 , 高塚章夫 , 国立大学法人山梨大学 , 矢野浩司
发明人：八尾　勉 , 田中　保宣 , 高塚　章夫 , 矢野　浩司
IPC分类号： H01L29/80 , H01L21/337 , H01L29/00 , H01L29/808
CPC分类号： H01L29/1608 , H01L29/1066 , H01L29/66068 , H01L29/7722 , H01L29/8083
摘要：　本発明の埋め込みゲートＳｉＣ－ＳＩＴは、第１伝導型の高濃度ＳｉＣ基板上（２）に形成された第１伝導型のドリフト層（３）と、該ドリフト層上に略平行な横方向に隣接して配列された第２伝導型の高濃度ゲート領域（５）及び第１伝導型の低濃度チャネル領域（４）と、該高濃度ゲート領域及び低濃度チャネル領域上に形成された第１伝導型層（７）と、該第１伝導型層上に形成された第１伝導型の高濃度ソース領域（８）からなるトランジスタ構造を備えている。そして、該トランジスタ構造はノーマリーオフ型であって、その降伏電圧及び特性オン抵抗がそれぞれ６００Ｖ以上及び４．０ｍΩｃｍ２以下の特性を有するように、上記のトランジスタ構造の導通特性および降伏特性を半導体デバイスシミュレーションを用いて解析することによって、上記の低濃度チャネル領域の長さ、半幅及び不純物濃度が決定される。
摘要翻译：公开了一种嵌入式门SiC-SIT，其具有晶体管结构，该晶体管结构由以下部分构成：形成在第一导电型高浓度SiC衬底（2）上的第一导电型漂移层（3）第二导电型高浓度栅极区域（5）和第一导电型低浓度沟道区域（4），它们基本上彼此平行，并且在水平方向上彼此相邻配置; 形成在高浓度栅极区域和低浓度沟道区域上的第一导电型层（7）; 和形成在第一导电类型层上的第一导电型高浓度源区（8）。晶体管结构是常关型，并且通过使用半导体器件模拟分析晶体管结构的导通特性和屈服特性来确定低浓度沟道区的长度，半值宽度和杂质浓度，使得晶体管结构具有击穿电压为600V以上，特性导通电阻为4.0mΩ·cm以下的特性。

43. 发明申请

WO2011053932A1 JUNCTION FIELD EFFECT TRANSISTOR AND METHOD OF MANUFACTURING THE SAME 审中-公开
标题翻译：连接场效应晶体管及其制造方法
公开(公告)号：WO2011053932A1
公开(公告)日：2011-05-05
申请号：PCT/US2010/055007
申请日：2010-11-01
申请人： ANALOG DEVICES, INC.
发明人： BOWERS, Derek, Frederick , BAIN, Andrew, David , DALY, Paul, Malachy , DEIGNAN, Anne, Maria , DUNBAR, Michael, Thomas , MCGUINNESS, Patrick, Martin , STENSON, Bernard, Patrick , LANE, William, Allan
IPC分类号： H01L29/808 , H01L21/337 , H01L29/08
CPC分类号： H01L29/808 , H01L29/0843 , H01L29/66901
摘要： This application relates to a field effect transistor having a drain (140), a gate (160), and a source (130), in which the drain (140) and the source (130) are formed by semiconductor regions of a first type. In one aspect, the field effect transistor also includes a further doped region, such as further N + region (410), intermediate the gate (160) and the drain (140). The further doped region can be regarded as an intermediate drain of the field effect transistor. In some implementations, the further doped region can be heavily doped. With the further doped region, field gradients around the drain (140) can be reduced.
摘要翻译：本申请涉及具有漏极（140），栅极（160）和源极（130）的场效应晶体管，其中漏极（140）和源极（130）由第一类型的半导体区域形成。在一个方面，场效应晶体管还包括在栅极（160）和漏极（140）之间的另外的掺杂区域，例如另外的N +区域（410）。另外的掺杂区域可以被认为是场效应晶体管的中间漏极。在一些实施方案中，另外的掺杂区域可以是重掺杂的。利用另外的掺杂区域，可以减少漏极（140）周围的场梯度。

44. 发明申请

WO2011013306A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2011013306A1
公开(公告)日：2011-02-03
申请号：PCT/JP2010/004515
申请日：2010-07-12
申请人：パナソニック株式会社 , 梅田英和 , 上田哲三
发明人：梅田英和 , 上田哲三
IPC分类号： H01L21/337 , H01L21/28 , H01L21/338 , H01L29/06 , H01L29/41 , H01L29/778 , H01L29/78 , H01L29/786 , H01L29/808 , H01L29/812
CPC分类号： H01L29/7786 , H01L29/1029 , H01L29/1066 , H01L29/2003 , H01L29/402 , H01L29/66462
摘要：　半導体装置は、基板１０１と、基板１０１の上に積層された複数の窒化物半導体層からなり、且つチャネル領域を含む第１の窒化物半導体層１０４Ｓと、第１の窒化物半導体層１０４Ｓの上に形成され、チャネル領域と逆導電型の第２の半導体層１０５と、第２の半導体層１０５に接するように形成され、金属層１０７又はキャリア濃度が１×１０ 18 ｃｍ -3 以上の高キャリア濃度半導体層からなる導電層と、導電層の上に形成された絶縁体層１１０と、絶縁体層１１０の上に形成されたゲート電極１１１と、第２の半導体層１０５の両側方に形成されたソース電極１０８及びドレイン電極１０９とを備えている。
摘要翻译：公开了一种半导体器件，其设置有：衬底（101）; 第一氮化物半导体层（104S），其由堆叠在所述基板（101）上的多个氮化物半导体层构成，并且包括沟道区域; 形成在第一氮化物半导体层（104S）上的第二半导体层（105），具有与沟道区相反的导电类型; 导电层，其与第二半导体层（105）接触形成，并且由金属层（107）或载流子浓度为1×1018cm-3以上的高载流子浓度半导体层构成; 形成在所述导电层上的绝缘体层（110）形成在所述绝缘体层（110）上的栅电极（111）; 以及形成在第二半导体层（105）的两侧的源电极（108）和漏电极（109）。

45. 发明申请

WO2010148266A3 VERTICAL JUNCTION FIELD EFFECT TRANSISTORS AND DIODES HAVING GRADED DOPED REGIONS AND METHODS OF MAKING 审中-公开
公开(公告)号：WO2010148266A3
公开(公告)日：2010-12-23
申请号：PCT/US2010/039106
申请日：2010-06-18
申请人： SEMISOUTH LABORATORIES, INC. , CHENG, Lin , MAZZOLA, Michael
发明人： CHENG, Lin , MAZZOLA, Michael
IPC分类号： H01L29/80 , H01L21/337 , H01L29/808
摘要： Semiconductor devices and methods of making the devices are described. The devices can be junction field-effect transistors (JFETs) or diodes such as junction barrier Schottky (JBS) diodes or PiN diodes. The devices have graded p-type semiconductor layers and/or regions formed by epitaxial growth. The methods do not require ion implantation. The devices can be made from a wide-bandgap semiconductor material such as silicon carbide (SiC) and can be used in high temperature and high power applications.

46. 发明申请

WO2010131571A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2010131571A1
公开(公告)日：2010-11-18
申请号：PCT/JP2010/057443
申请日：2010-04-27
申请人：住友電気工業株式会社 , 藤川一洋 , 原田真 , 西口太郎 , 佐々木信 , 並川靖生 , 藤原伸介
发明人：藤川　一洋 , 原田　真 , 西口　太郎 , 佐々木　信 , 並川　靖生 , 藤原　伸介
IPC分类号： H01L21/337 , H01L21/02 , H01L21/20 , H01L29/808
CPC分类号： H01L29/1608 , H01L29/32 , H01L29/66068 , H01L29/808
摘要：　製造コストの低減が可能な半導体装置であるＪＦＥＴ(１００)は、炭化珪素基板(１)と、単結晶炭化珪素からなり、炭化珪素基板(１)の一方の主面上に配置された活性層(８)と、活性層(８)上に配置されたソース電極(９２)と、活性層(８)上においてソース電極(９２)とは離れて形成されたドレイン(９３)電極とを備え、炭化珪素基板(１)は、単結晶炭化珪素からなるベース層(１０)と、単結晶炭化珪素からなり、ベース層(１０)上に配置されたＳｉＣ層(２０)とを含み、ＳｉＣ層(２０)の欠陥密度はベース層(１０)の欠陥密度よりも小さい。
摘要翻译：公开了作为半导体器件的JFET（100），其可以以低成本制造。 JFET（100）包括碳化硅衬底（1），由单晶碳化硅形成并布置在碳化硅衬底（1）的一个主表面上的有源层（8），源电极（92），其布置在有源层（8）上，以及设置在距离源电极（92）一定距离的活性物质层（8）上的漏电极（93）。碳化硅衬底（1）包含由单晶碳化硅形成的基底层（10）和布置在基底层（10）上的SiC层（20）。 SiC层（20）的缺陷密度低于基底层（10）的缺陷密度。

47. 发明申请

WO2010119792A1 SUBSTRATE, SUBSTRATE PROVIDED WITH THIN FILM, SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE 审中-公开
标题翻译：衬底，具有薄膜的衬底，半导体器件和制造半导体器件的方法
公开(公告)号：WO2010119792A1
公开(公告)日：2010-10-21
申请号：PCT/JP2010056206
申请日：2010-04-06
申请人： SUMITOMO ELECTRIC INDUSTRIES , HARADA SHIN , SASAKI MAKOTO , MASUDA TAKEYOSHI
发明人： HARADA SHIN , SASAKI MAKOTO , MASUDA TAKEYOSHI
IPC分类号： C30B29/36 , C23C16/32 , C23C16/42 , C30B25/20 , H01L21/02 , H01L21/205 , H01L21/329 , H01L21/336 , H01L21/337 , H01L21/338 , H01L29/12 , H01L29/47 , H01L29/78 , H01L29/80 , H01L29/808 , H01L29/812 , H01L29/861 , H01L29/872
CPC分类号： H01L29/808 , B24B7/17 , B24B7/228 , B24B37/08 , B24B37/10 , C30B25/20 , C30B29/36 , H01L21/02378 , H01L21/0243 , H01L21/02529 , H01L21/0465 , H01L29/02 , H01L29/045 , H01L29/063 , H01L29/0657 , H01L29/1608 , H01L29/66068 , H01L29/78 , H01L29/7802 , H01L29/7813 , H01L29/8083 , H01L29/812 , H01L29/8122 , H01L29/8128 , H01L29/8611 , H01L29/872
摘要： Provided are a substrate which suppresses deterioration of processing accuracy of a semiconductor device due to the warping of the substrate, a substrate provided with a thin film, a semiconductor device formed using the abovementioned substrate, and a method for manufacturing said semiconductor device. In the substrate (1), the diameter of the main surface (1a) is 2 inches or more, the bow value of the main surface (1a) is -40 µm to -5 µm, and the warp value of the main surface (1a) is 5 µm to 40 µm. The value of the surface roughness (Ra) of the main surface (1a) of the substrate (1) is preferably 1 nm or less and the value of the surface roughness (Ra) of the main surface (1b) is preferably 100 nm or less.
摘要翻译：提供了抑制由于基板的翘曲，设置有薄膜的基板，使用上述基板形成的半导体装置引起的半导体装置的加工精度劣化的基板及其制造方法。在基板（1）中，主表面（1a）的直径为2英寸以上，主面（1a）的弓形值为-40〜-5μm，主表面的翘曲值 1a）为5μm〜40μm。基板（1）的主表面（1a）的表面粗糙度（Ra）的值优选为1nm以下，主面（1b）的表面粗糙度（Ra）的值优选为100nm，减。

48. 发明申请

WO2010065412A3 A JUNCTION FIELD EFFECT TRANSISTOR HAVING A DOUBLE GATE STRUCTURE AND METHOD OF MAKING SAME 审中-公开
标题翻译：具有双栅极结构的结型场效应晶体管及其制造方法
公开(公告)号：WO2010065412A3
公开(公告)日：2010-09-02
申请号：PCT/US2009065889
申请日：2009-11-25
申请人： DSM SOLUTIONS INC , BANNA SRINIVASA R
发明人： BANNA SRINIVASA R
IPC分类号： H01L29/808 , H01L21/337
CPC分类号： H01L29/808 , H01L29/0692 , H01L29/66901
摘要： A junction field effect transistor includes a channel region, a gate region coupled to the channel region, a well tap region coupled to the gate region and the channel region, and a well region coupled to the well tap region and the channel region. A double gate operation is achieved by this structure as a voltage applied to the gate region is also applied to the well region through the well tap region in order to open the channel from both the gate region and the well region.
摘要翻译：结型场效应晶体管包括沟道区，耦合到沟道区的栅极区，耦合到栅极区和沟道区的阱抽头区以及耦合到阱抽头区和沟道区的阱区。通过该结构实现双栅极操作，因为施加到栅极区域的电压也通过阱区域区域施加到阱区域，以便从栅极区域和阱区域两者打开沟道。

49. 发明申请

WO2010092642A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2010092642A1
公开(公告)日：2010-08-19
申请号：PCT/JP2009/005828
申请日：2009-11-02
申请人：パナソニック株式会社 , 柴田大輔 , 森田竜夫 , 柳原学 , 上本康裕
发明人：柴田大輔 , 森田竜夫 , 柳原学 , 上本康裕
IPC分类号： H01L21/338 , H01L21/337 , H01L21/822 , H01L21/8232 , H01L27/04 , H01L27/06 , H01L27/095 , H01L29/778 , H01L29/80 , H01L29/808 , H01L29/812
CPC分类号： H01L29/7783 , H01L27/0605 , H01L29/1066 , H01L29/2003 , H01L29/42316 , H01L29/7787
摘要：　半導体装置は、基板１０１の上に形成された半導体層積層体１０５と、半導体層積層体１０５の上に互いに間隔をおいて形成された第１のオーミック電極１１１及び第２のオーミック電極１１３と、第１のオーミック電極１１１と第２のオーミック電極１１３との間に形成された第１のコントロール層１１７と、第１のコントロール層１１７の上に形成された第１のゲート電極１１５とを備えている。第１のコントロール層１１７は、下層１１７ａと、下層１１７ａの上に形成され、下層１１７ａと比べて不純物濃度が低い中層１１７ｂと、中層１１７ｂの上に形成され、中層１１７ｂと比べて不純物濃度が高い上層１１７ｃとを有している。
摘要翻译：半导体器件设置有：形成在基板（101）上的半导体层层叠体（105）; 在半导体层叠体上形成有空间的第一欧姆电极（111）和第二欧姆电极（113）; 形成在第一欧姆电极（111）和第二欧姆电极（113）之间的第一控制层（117）和形成在第一控制层（117）上的第一栅电极（115）。第一控制层（117）具有：下层（117a）; 中间层（117b），其形成在下层（117a）上，其杂质浓度低于下层（117a）的杂质浓度。和形成在中间层（117b）上并且具有比中间层（117b）的杂质浓度高的杂质浓度的上层（117c）。

50. 发明申请

WO2010064383A1 電界効果トランジスタ及びその製造方法审中-公开
标题翻译：场效应晶体管及其制造方法
公开(公告)号：WO2010064383A1
公开(公告)日：2010-06-10
申请号：PCT/JP2009/006372
申请日：2009-11-26
申请人：パナソニック株式会社 , 引田正洋 , 石田秀俊 , 上田哲三
发明人：引田正洋 , 石田秀俊 , 上田哲三
IPC分类号： H01L21/338 , H01L21/337 , H01L29/778 , H01L29/808 , H01L29/812
CPC分类号： H01L29/7786 , H01L29/1066 , H01L29/2003 , H01L29/205 , H01L29/41766 , H01L29/66462 , H01L29/808
摘要：　本発明は、閾値電圧の向上と低オン抵抗化とが両立可能なＦＥＴ及びその製造方法を提供することを目的とするものであって、本発明のＦＥＴは、アンドープＧａＮ層（１０３）と、アンドープＧａＮ層（１０３）の上に形成され、アンドープＧａＮ層（１０３）よりもバンドギャップエネルギーが大きいアンドープＡｌＧａＮ層（１０４）と、アンドープＡｌＧａＮ層（１０４）の上に形成されたアンドープＧａＮ層（１０５）と、アンドープＧａＮ層（１０５）の上に形成され、アンドープＧａＮ層（１０５）よりもバンドギャップエネルギーが大きいアンドープＡｌＧａＮ層（１０６）と、アンドープＡｌＧａＮ層（１０６）の凹部内に形成されたｐ型ＧａＮ層（１０７）と、ｐ型ＧａＮ層（１０７）の上に形成されたゲート電極（１１０）と、ゲート電極（１１０）の両側方の領域に形成されたソース電極（１０８）及びドレイン電極（１０９）とを備え、アンドープＧａＮ層（１０３）及びアンドープＡｌＧａＮ層（１０４）のヘテロ接合界面には、チャネルが形成される。
摘要翻译：公开了一种场效应晶体管（FET），其可以在阈值电压的改善和导通电阻的降低之间具有良好的平衡。还公开了一种用于制造FET的方法。所述FET包括：未掺杂的GaN层（103）; 未掺杂的AlGaN层（104），其形成在未掺杂的GaN层（103）上并且具有比未掺杂的GaN层（103）更大的带隙能量; 未掺杂的GaN层（105），其形成在未掺杂的AlGaN层（104）上; 未掺杂的AlGaN层（106），其形成在未掺杂的GaN层（105）上并且具有比未掺杂的GaN层（105）更大的带隙能量; 形成在未掺杂的AlGaN层（106）的凹部内的p型GaN层（107）; 形成在p型GaN层（107）上的栅电极（110）; 以及形成在栅电极（110）的两侧的各个区域中的源电极（108）和漏电极（109）。在FET中，在未掺杂的GaN层（103）和未掺杂的AlGaN层（104）之间的异质结界面处形成沟道。

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