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21. 发明申请

WO2014032338A1 半导体结构及其制造方法审中-公开
公开(公告)号：WO2014032338A1
公开(公告)日：2014-03-06
申请号：PCT/CN2012/081509
申请日：2012-09-17
申请人：中国科学院微电子研究所 , 钟汇才 , 梁擎擎 , 赵超
发明人：钟汇才 , 梁擎擎 , 赵超
IPC分类号： H01L21/28 , H01L21/26 , H01L27/11
CPC分类号： H01L27/088 , H01L21/265 , H01L21/26506 , H01L21/32155 , H01L21/82345 , H01L27/0207 , H01L27/11 , H01L29/0649 , H01L29/401
摘要：一种半导体结构的制造方法以及根据该方法形成的半导体结构。半导体结构的制造方法包括：a）在衬底（100）上形成在一方向上延伸的栅极线（210）；b）形成覆盖半导体结构的光刻胶层（300），对该光刻胶层（300）构图形成跨栅极线（210）的开口（310）；c）通过开口（310）将离子注入栅极线（210）中，使栅极线（210）在开口（310）处绝缘（230）。由于在形成电隔离的栅极（211，212）时保留了完整的栅极线（210），在接下来形成介质层的过程中不会导致现有技术的缺陷，保证了半导体器件的质量。

22. 发明申请

WO2013154115A1 SEMICONDUCTOR DEVICE 审中-公开
标题翻译：半导体器件
公开(公告)号：WO2013154115A1
公开(公告)日：2013-10-17
申请号：PCT/JP2013/060766
申请日：2013-04-03
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD.
发明人： OKAZAKI, Kenichi , MIYAMOTO, Toshiyuki , NOMURA, Masafumi , HAMOCHI, Takashi
IPC分类号： H01L21/336 , H01L21/316 , H01L21/318 , H01L21/8234 , H01L21/8242 , H01L21/8244 , H01L27/08 , H01L27/088 , H01L27/108 , H01L27/11 , H01L29/786
CPC分类号： H01L29/7869 , H01L27/1225 , H01L27/1248 , H01L29/66742
摘要： Electric characteristics of a semiconductor device using an oxide semiconductor are improved. Further, a highly reliable semiconductor device in which a variation in electric characteristics with time or a variation in electric characteristics due to a gate BT stress test with light irradiation is small is manufactured. A transistor includes a gate electrode, an oxide semiconductor film overlapping with part of the gate electrode with a gate insulating film therebetween, and a pair of electrodes in contact with the oxide semiconductor film. The gate insulating film is an insulating film whose film density is higher than or equal to 2.26 g/cm 3 and lower than or equal to 2.63 g/cm 3 and whose spin density of a signal with a g value of 2.001 is 2x10 15 spins/cm 3 or less in electron spin resonance.
摘要翻译：改善使用氧化物半导体的半导体器件的电特性。此外，制造其中电特性随时间变化或由于具有光照射的门BT应力测试而导致的电特性变化小的高度可靠的半导体器件。晶体管包括栅电极，与其间具有栅绝缘膜的栅电极的一部分重叠的氧化物半导体膜和与氧化物半导体膜接触的一对电极。栅极绝缘膜是膜密度高于或等于2.26g / cm 3且低于或等于2.63g / cm 3的绝缘膜，并且其信号值为2.001的信号的自旋密度为2×10 15自旋/ cm 3以下在电子自旋共振中。

23. 发明申请

WO2013096505A1 METHODOLOGY FOR RECOVERING FAILED BIT CELLS IN AN INTEGRATED CIRCUIT MEMORY 审中-公开
标题翻译：在一体化电路存储器中恢复失败的比特细胞的方法
公开(公告)号：WO2013096505A1
公开(公告)日：2013-06-27
申请号：PCT/US2012/070722
申请日：2012-12-19
申请人： ADVANCED MICRO DEVICES, INC.
发明人： GUPTA, Mayank , WUU, John
IPC分类号： G11C29/50 , G11C11/412 , H01L27/11
CPC分类号： G11C29/50 , G11C11/412 , H01L27/11
摘要： A method for recovering failed bit cells in an integrated circuit memory is disclosed. In one embodiment, the method includes stress testing an integrated circuit having a memory, wherein the memory includes a plurality of bit cells. The method further includes holding at least one internal node of the selected one of the plurality of bit cells at a first predetermined state for a period sufficient to cause a shift in a threshold voltage of a transistor in the selected one of the plurality of bit cells.
摘要翻译：公开了一种用于恢复集成电路存储器中的故障比特单元的方法。在一个实施例中，该方法包括对具有存储器的集成电路进行压力测试，其中存储器包括多个位单元。所述方法还包括将所述多个比特单元中的所选择的一个比特单元的至少一个内部节点保持在第一预定状态，持续足以引起所述多个比特单元中所选择的一个比特单元中的晶体管的阈值电压的偏移。

24. 发明申请

WO2013054933A1 SEMICONDUCTOR DEVICE 审中-公开
标题翻译：半导体器件
公开(公告)号：WO2013054933A1
公开(公告)日：2013-04-18
申请号：PCT/JP2012/076563
申请日：2012-10-05
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD. , HONDA, Tatsuya , TSUBUKU, Masashi , NONAKA, Yusuke , SHIMAZU, Takashi , YAMAZAKI, Shunpei
发明人： HONDA, Tatsuya , TSUBUKU, Masashi , NONAKA, Yusuke , SHIMAZU, Takashi , YAMAZAKI, Shunpei
IPC分类号： H01L29/786 , H01L21/336 , H01L21/477 , H01L21/8242 , H01L21/8244 , H01L27/108 , H01L27/11 , H01L29/788 , H01L29/792
CPC分类号： H01L29/7869 , H01L27/1225 , H01L29/42384 , H01L29/78693
摘要： The concentration of impurity elements included in an oxide semiconductor film in the vicinity of a gate insulating film is reduced. Further, crystallinity of the oxide semiconductor film in the vicinity of the gate insulating film is improved. A semiconductor device includes an oxide semiconductor film over a substrate, a source electrode and a drain electrode over the oxide semiconductor film, a gate insulating film which includes an oxide containing silicon and is formed over the oxide semiconductor film, and a gate electrode over the gate insulating film. The oxide semiconductor film includes a region in which the concentration of silicon is lower than or equal to 1.0 at.%, and at least the region includes a crystal portion.
摘要翻译：包含在栅极绝缘膜附近的氧化物半导体膜中的杂质元素的浓度降低。此外，提高了栅极绝缘膜附近的氧化物半导体膜的结晶度。半导体器件包括在氧化物半导体膜上的衬底，源电极和漏电极上的氧化物半导体膜，包含含氧化物的氧化物并形成在氧化物半导体膜上的栅极绝缘膜，以及位于氧化物半导体膜上方的栅电极栅极绝缘膜。氧化物半导体膜包括其中硅的浓度低于或等于1.0at％的区域，并且至少该区域包括晶体部分。

25. 发明申请

WO2013040835A1 SRAM单元及其制作方法审中-公开
公开(公告)号：WO2013040835A1
公开(公告)日：2013-03-28
申请号：PCT/CN2011/082700
申请日：2011-11-23
申请人：中国科学院微电子研究所 , 朱慧珑 , 梁擎擎
发明人：朱慧珑 , 梁擎擎
IPC分类号： H01L27/11
CPC分类号： H01L21/823431 , H01L27/1104
摘要：一种静态随机存取存储器（SRAM）单元及其制作方法。该SRAM单元包括：衬底（1000）；以及在衬底上形成的第一鳍式场效应晶体管（FinFET）和第二鳍式场效应晶体管（FinFET），其中第一FinFET包括在衬底（1000）上设置的半导体层中接于半导体层形成的第一鳍片，所述第二FinFET包括在所述半导体层中接于半导体层形成的第二鳍片，所述半导体层包括多个半导体子层，其中所述第一鳍片和所述第二鳍片分别包括不同数目的半导体子层，且其具有不同的高度。

26. 发明申请

WO2013040833A1 SRAM单元及其制作方法审中-公开
公开(公告)号：WO2013040833A1
公开(公告)日：2013-03-28
申请号：PCT/CN2011/082519
申请日：2011-11-21
申请人：中国科学院微电子研究所 , 朱慧珑 , 梁擎擎
发明人：朱慧珑 , 梁擎擎
IPC分类号： H01L27/11 , H01L21/8244
CPC分类号： H01L21/823431 , H01L27/1104
摘要：提供了一种SRAM单元及其制作方法。SRAM单元包括：半导体层（1000）；在半导体层上形成的第一鳍式场效应晶体管和第二鳍式场效应晶体管，第一鳍式场效应晶体管包括对半导体层构图形成的第一鳍片，第一鳍片具有第一顶面和第一底面，第二鳍式场效应晶体管包括对半导体层构图形成的第二鳍片，第二鳍片具有第二顶面和第二底面，第一顶面和第二顶面持平，第一底面和第二底面接于半导体层，且第二鳍片的高度高于第一鳍片的高度。

27. 发明申请

WO2012090974A1 SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2012090974A1
公开(公告)日：2012-07-05
申请号：PCT/JP2011/080142
申请日：2011-12-20
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD. , YAMAZAKI, Shunpei
发明人： YAMAZAKI, Shunpei
IPC分类号： H01L29/786 , H01L21/20 , H01L21/336 , H01L21/822 , H01L21/8242 , H01L21/8244 , H01L21/8247 , H01L27/04 , H01L27/108 , H01L27/11 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L29/7869 , H01L21/02554 , H01L21/02565 , H01L21/02631
摘要： A miniaturized semiconductor device including a transistor in which a channel formation region is formed using an oxide semiconductor film and variation in electric characteristics due to a short-channel effect is suppressed is provided. In addition, a semiconductor device whose on-state current is improved is provided. A semiconductor device is provided with an oxide semiconductor film including a pair of second oxide semiconductor regions which are amorphous regions and a first oxide semiconductor region sandwiched between the pair of second oxide semiconductor regions, a gate insulating film, and a gate electrode provided over the first oxide semiconductor region with the gate insulating film interposed therebetween. One or more kinds of elements selected from Group 15 elements such as nitrogen, phosphorus, and arsenic are added to the second oxide semiconductor regions.
摘要翻译：提供一种小型半导体器件，其包括使用氧化物半导体膜形成沟道形成区域并且由于短沟道效应引起的电特性的变化的晶体管。另外，提供了导通状态电流改善的半导体装置。半导体器件设置有氧化物半导体膜，该氧化物半导体膜包括一对非晶区域的第二氧化物半导体区域和夹在该对第二氧化物半导体区域之间的第一氧化物半导体区域，栅极绝缘膜和设置在该第二氧化物半导体区域上的栅电极第一氧化物半导体区域，其间具有栅极绝缘膜。从第15族元素如氮，磷和砷中选出的一种或多种元素被添加到第二氧化物半导体区域。

28. 发明申请

WO2011158780A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2011158780A1
公开(公告)日：2011-12-22
申请号：PCT/JP2011/063482
申请日：2011-06-13
申请人：シャープ株式会社 , 山中雅貴 , 堀田和重
发明人：山中　雅貴 , 堀田　和重
IPC分类号： H01L29/786 , G02F1/1368 , G09F9/30 , H01L21/20 , H01L21/336 , H01L21/8244 , H01L27/08 , H01L27/11
CPC分类号： H01L27/092 , G02F1/136204 , G02F1/136259 , G02F2001/136245 , H01L27/11 , H01L27/1108 , H01L27/1222 , H01L29/786 , H01L29/78696 , H01L33/0041
摘要：　ｎチャネル型の第１薄膜トランジスタおよびｐチャネル型の第２薄膜トランジスタを同一基板上に備える半導体装置であって、第１薄膜トランジスタは第１半導体層（１１）を有し、第２薄膜トランジスタは第２半導体層（２０）、第３半導体層（２１）および第４半導体層（２２）を有し、第１半導体層（１１）、第２半導体層（２０）、第３半導体層（２１）および第４半導体層（２２）は同一の膜から形成され、第１および第２半導体層（１１）、（２０）は、それぞれ、周縁に位置する傾斜部（１１ｅ）、（２０ｅ）と、傾斜部以外の部分からなる主部（１１ｍ）、（２０ｍ）とを有し、第１半導体層の傾斜部（１１ｅ）に、第１半導体層の主部（１１ｍ）および第２半導体層の主部（２０ｍ）よりも高い濃度でｐ型不純物が導入されている。
摘要翻译：公开了一种半导体器件，其中在同一衬底上设置有n沟道型第一薄膜晶体管和p沟道型第二薄膜晶体管。第一薄膜晶体管具有第一半导体层（11），第二薄膜晶体管具有第二半导体层（20），第三半导体层（21）和第四半导体层（22）。第一半导体层（11），第二半导体层（20），第三半导体层（21）和第四半导体层（22）由相同的膜形成，第一和第二半导体层（11,20）分别具有位于相应周边的倾斜部分（11e，20e）以及由倾斜部分以外的部分构成的主要部分（11m，20m）。将p型杂质以比第一半导体层的主要部分（11m）高的浓度注入第一半导体层的倾斜部分（11e）中，并且在第二半导体的主要部分（20m）中注入层。

29. 发明申请

WO2011111133A1 半導体装置及びその製造方法审中-公开
标题翻译：其半导体装置及其制造方法
公开(公告)号：WO2011111133A1
公开(公告)日：2011-09-15
申请号：PCT/JP2010/006345
申请日：2010-10-27
申请人：パナソニック株式会社 , 及川弘太
发明人：及川弘太
IPC分类号： H01L29/78 , H01L21/28 , H01L21/336 , H01L21/768 , H01L21/8234 , H01L21/8244 , H01L23/522 , H01L27/088 , H01L27/11 , H01L29/41 , H01L29/417
CPC分类号： H01L21/823475 , H01L21/76805 , H01L21/76895 , H01L21/76897 , H01L23/485 , H01L29/665 , H01L2924/0002 , H01L2924/00
摘要：　半導体基板（１００）におけるゲート電極（１０３）の両側にソース／ドレイン領域（１０６）が形成されている。シェアードコンタクトは、ソース／ドレイン領域（１０６）とは接続し且つゲート電極（１０３）とは接続しない下層コンタクト（１１３）と、下層コンタクト（１１３）及びゲート電極（１０３）の双方に接続する上層コンタクト（１１８）とを有する。
摘要翻译：源极/漏极区域（106）形成在半导体衬底（100）上的栅电极（103）的两侧。共用触点具有连接到源/漏区（106）并且不连接到栅电极（103）的较低电平触点（113），以及连接到下触点（113）的上电平触点（118））和栅电极（103）。

30. 发明申请

WO2011103314A1 ELECTRONIC DEVICES AND SYSTEMS, AND METHODS FOR MAKING AND USING THE SAME 审中-公开
标题翻译：电子设备和系统，以及制造和使用它们的方法
公开(公告)号：WO2011103314A1
公开(公告)日：2011-08-25
申请号：PCT/US2011/025278
申请日：2011-02-17
申请人： SUVOLTA, INC. , THOMPSON, Scott, E. , THUMMALAPALLY, Damodar, R.
发明人： THOMPSON, Scott, E. , THUMMALAPALLY, Damodar, R.
IPC分类号： H01L21/8238 , H01L27/02 , H01L27/092 , H01L29/10 , H01L29/786 , H01L27/11
CPC分类号： H01L29/1083 , H01L21/0262 , H01L21/26513 , H01L21/823412 , H01L21/823481 , H01L21/823493 , H01L21/823807 , H01L21/823892 , H01L21/84 , H01L27/0207 , H01L27/0921 , H01L27/11 , H01L27/1104 , H01L29/0653 , H01L29/105 , H01L29/1079 , H01L29/66545 , H01L29/66568 , H01L29/66628 , H01L29/7834 , H01L29/7838
摘要： A suite of novel structures and methods is provided to reduce power consumption in a wide array of electronic devices and systems. Some of these structures and methods can be implemented largely by reusing existing bulk CMOS process flows and manufacturing technology, allowing the semiconductor industry as well as the broader electronics industry to avoid a costly and risky switch to alternative technologies. As will be discussed, some of the structures and methods relate to a Deeply Depleted Channel (DDC) design, allowing CMOS based devices to have a reduced σV T compared to conventional bulk CMOS and can allow the threshold voltage V T of FETs having dopants in the channel region to be set much more precisely. The DDC design also can have a strong body effect compared to conventional bulk CMOS transistors, which can allow for significant dynamic control of power consumption in DDC transistors. There are many ways to configure the DDC to achieve different benefits, and additional structures and methods presented herein can be used alone or in conjunction with the DDC to yield additional benefits.
摘要翻译：提供了一套新颖的结构和方法，以减少广泛的电子设备和系统的功耗。这些结构和方法中的一些可以通过重用现有的大量CMOS工艺流程和制造技术来实现，从而允许半导体行业以及更广泛的电子行业避免代替替代技术的成本高昂的风险。如将要讨论的那样，一些结构和方法涉及深度消耗通道（DDC）设计，允许基于CMOS的器件与常规体CMOS相比具有减小的sVT，并且可以允许在沟道中具有掺杂剂的FET的阈值电压VT 区域要更精确地设置。与传统的体积CMOS晶体管相比，DDC设计也可以具有强大的机身效应，可以显着地动态控制DDC晶体管的功耗。配置DDC以实现不同的好处有许多方法，本文中提供的其他结构和方法可以单独使用或与DDC结合使用，以产生额外的好处。

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