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21. 发明申请

WO2010149002A1 流水线A/D转换器及其单冗余位数字校正方法审中-公开
公开(公告)号：WO2010149002A1
公开(公告)日：2010-12-29
申请号：PCT/CN2010/074136
申请日：2010-06-21
申请人：中国电子科技集团公司第二十四研究所 , 李婷 , 王育新 , 沈晓峰 , 周述涛 , 刘涛 , 徐鸣远 , 李儒章 , 何开全
发明人：李婷 , 王育新 , 沈晓峰 , 周述涛 , 刘涛 , 徐鸣远 , 李儒章 , 何开全
IPC分类号： H03M1/14
CPC分类号： H03M1/0695 , H03M1/168

22. 发明申请

WO2009078112A1 演算増幅器，パイプライン型ＡＤ変換器审中-公开
标题翻译：算术放大器和管道式AD转换器
公开(公告)号：WO2009078112A1
公开(公告)日：2009-06-25
申请号：PCT/JP2008/002041
申请日：2008-07-30
申请人：パナソニック株式会社 , 野間崎大輔 , 岡浩二
发明人：野間崎大輔 , 岡浩二
IPC分类号： H03F3/45 , H01L21/82 , H01L21/822 , H01L27/04 , H03M1/14
CPC分类号： H03F3/45183 , H01L27/0629 , H01L27/0811 , H01L27/088 , H03F2203/45352 , H03F2203/45371 , H03F2203/45486 , H03M1/0682 , H03M1/0695 , H03M1/442
摘要：　差動電圧配線(W101a)は、差動トランジスタ(T101a,T101a,…)のうち使用するトランジスタのゲート電極を入力電圧(Vinn)を受ける入力ノードに電気的に接続し、差動電圧配線(W101b)は、差動トランジスタ(T101b,T101b,…)のうち使用するトランジスタのゲート電極を入力電圧(Vinp)を受ける入力ノードに電気的に接続する。バイアス電圧配線(W102)は、電流源トランジスタ(T102,T102,…)のうち使用するトランジスタのゲート電極をバイアス電圧(VBN)を受けるバイアスノードに電気的に接続し、バイアス電圧配線(W103)は、負荷トランジスタ(T103a,T103a,…,T103b,T103b,…)のうち使用するトランジスタのゲート電極をバイアス電圧(VBP)を受けるバイアスノードに電気的に接続する。
摘要翻译：差分电压布线（W101a）将要用于差分晶体管（T101a，T101a）的晶体管的栅电极与接收输入电压（Vinn）的输入节点电连接，并且差分电压布线（W101b）电连接用于输出节点接收输入电压（Vinp）的差分晶体管（T101b，T101b）使用的晶体管的栅电极。偏置电压布线（W102）将用于电流源晶体管（T102，T102）的晶体管的栅电极与接收偏置电压（VBN）的偏置节点和偏置电压布线（W103）电连接用于偏置节点接收偏置电压（VBP）的用于负载晶体管（T103a，T103a，T103b，T103b）的晶体管的栅电极。

23. 发明申请

WO2009019902A1 アナログデジタル変換セル及びアナログデジタル変換器审中-公开
标题翻译：模拟/数字转换单元和模拟/数字转换器
公开(公告)号：WO2009019902A1
公开(公告)日：2009-02-12
申请号：PCT/JP2008/053430
申请日：2008-02-27
申请人：富士通株式会社 , 後藤邦彦 , 高山武志
发明人：後藤邦彦 , 高山武志
IPC分类号： H03M1/14
CPC分类号： H03M1/0695 , H03M1/44
摘要：　Ｎビットアナログデジタル変換（Ｎは自然数）を行うアナログデジタル変換セルであって、複数の基準電圧を基にアナログ入力信号ＶＩを比較し、前記アナログ入力信号ＶＩの大きさに応じて２Ｎ＋１以上かつ２Ｎ＋１－１以下であるＱ値の第１のデジタルコードＤＡを出力する比較回路（２０２）と、定数ＫＡが１＜ＫＡ＜２の条件を満たす小数であり、ＤＢ０が定数であり、前記第１のデジタルコードＤＡを基にＤＢ＝ＤＡ×ＫＡ＋ＤＢ０で表されるＱ値の第２のデジタルコードＤＢを出力する第１のロジック演算回路（２０３）と、Ａ及びＶＲが定数であり、前記第１のデジタルコードＤＡ及び前記アナログ入力信号ＶＩを基に、ＶＯ＝Ａ×（ＶＩ－ＤＡ×ＫＡ×（ＶＲ／Ａ））で表されるアナログ出力信号ＶＯを出力するアナログ演算回路（２０１）とを有することを特徴とするアナログデジタル変換セルが提供される。
摘要翻译：执行N位模拟/数字转换（N是自然数）的模拟/数字转换单元包括比较器电路（202），其比较基于多个参考电压的模拟输入信号VI以输出第一数字码DA 取决于模拟输入信号VI的电平，Q值不小于2N + 1且不大于2N + 1-1，第一逻辑运算电路（203）输出表示的Q值的第二数字码DB 基于第一数字码DA，通过DB = DAxKA + DB0，其中常数KA是满足条件1

24. 发明申请

WO2005013495A3 SPACE EFFICIENT LOW POWER CYCLIC A/D CONVERTER 审中-公开
标题翻译：空间高效低功耗循环A / D转换器
公开(公告)号：WO2005013495A3
公开(公告)日：2005-06-09
申请号：PCT/US2004022511
申请日：2004-07-15
申请人： FREESCALE SEMICONDUCTOR INC , ATRISS AHMAD H , ALLEN STEVEN P
发明人： ATRISS AHMAD H , ALLEN STEVEN P
IPC分类号： H03M1/06 , H03M1/34 , H03M1/40 , H04B20060101
CPC分类号： H03M1/0695 , H03M1/40
摘要： Methods and apparatus are provided for an analog converter (60). The apparatus comprises a first redundant signed digit (RSD) stage (62) and a configurable block (61). The configurable block (61) converts to a sample/hold circuit to sample a single ended analog signal. The sampled signal is then scaled, converted to a differential signal and provided to the first RSD stage (62). The first RSD stage (62) outputs a bit value corresponding to the magnitude of the digital signal. In a next half clock cycle the first RSD stage (62) calculates a residue that is provided to the configurable block (61). The configurable block (61) is converted to a second redundant signed digit stage and generates a bit value corresponding to the magnitude of the residue provided by the first RSD stage. The first and second RSD stages cycle back and forth generating logic value each half clock cycle until the desired bit resolution is achieved. The configurable block (61) is then converted back to a sample/hold circuit to start another conversion process.
摘要翻译：提供了用于模拟转换器（60）的方法和装置。该装置包括第一冗余有符号数字（RSD）级（62）和可配置块（61）。可配置模块（61）转换为采样/保持电路以采样单端模拟信号。然后对采样的信号进行缩放，转换成差分信号并提供给第一RSD级（62）。第一RSD级（62）输出对应于数字信号大小的比特值。在下一个半时钟周期中，第一RSD级（62）计算提供给可配置块（61）的余量。可配置块（61）被转换成第二冗余有符号数位级，并且生成与由第一RSD级提供的残留量相对应的比特值。第一和第二RSD级每半个时钟周期前后循环产生逻辑值，直到达到期望的位分辨率。然后可配置模块（61）被转换回采样/保持电路以开始另一个转换过程。

25. 发明申请

WO2004010586A2 SWITCHED-CURRENT ANALOGUE-TO-DIGITAL CONVERTER 审中-公开
标题翻译：开关电流模拟数字转换器
公开(公告)号：WO2004010586A2
公开(公告)日：2004-01-29
申请号：PCT/IB0303027
申请日：2003-07-08
申请人： KONINKL PHILIPS ELECTRONICS NV , HUGHES JOHN B
发明人： HUGHES JOHN B
IPC分类号： H03M1/44 , H03M1/06 , H03M1/00
CPC分类号： H03M1/0695 , H03M1/447
摘要： A current mode analogue-to-digital converter uses a conversion stage which operates using a two-phase clock and which requires the input signal to be present during only one of the phases. A sample-and-hold circuit (120, 130, 135) samples the input signal during the first clock phase and during the second clock phase a quantised bit value is generated from a mirror of the held input current by a kickback-free comparator circuit (140). Also during the second clock phase a residue is generated using the quantised value and a non-mirrored version of the held input current. Optionally, two comparator circuits (140, 140") may be used to provide two-level quantisation, enabling errors introduced by the current mirror to be corrected by a Redundant Signed Digit algorithm. Two pipelines of conversion stages (S
摘要翻译：电流模式模拟 - 数字转换器使用转换级，其使用两相时钟进行操作，并且需要在仅一个相位期间存在输入信号。采样和保持电路（120,130,135）在第一时钟相位期间对输入信号进行采样，并且在第二时钟相位期间，通过无反冲比较器电路从保持的输入电流的反射镜产生量化位值（140）。同样在第二时钟阶段期间，使用量化值和保持的输入电流的非镜像版本来生成残差。可选地，可以使用两个比较器电路（140,140“）来提供两级量化，使得由电流镜引入的误差能够通过冗余有符号数字算法来校正。转换级的两条管线（S

26. 发明申请

WO2018063709A1 SCALABLE STOCHASTIC SUCCESSIVE APPROXIMATION REGISTER ANALOG-TO-DIGITAL CONVERTER 审中-公开
标题翻译：可伸缩随机连续逼近寄存器模拟数字转换器
公开(公告)号：WO2018063709A1
公开(公告)日：2018-04-05
申请号：PCT/US2017/049356
申请日：2017-08-30
申请人： INTEL CORPORATION
发明人： ESHEL, Gordon , MAERKOVICH, Sophia , DEGANI, Ofir , LAKDAWALA, Hasnain
IPC分类号： H03M1/40 , H03M1/42
CPC分类号： H03M1/04 , H03M1/0656 , H03M1/0695 , H03M1/144 , H03M1/145 , H03M1/36 , H03M1/466
摘要： Some embodiments include apparatuses and methods using capacitor circuitry to sample a value of an input signal; comparators to compare the value of the input signal with a range of voltage values and provide comparison results; successive approximation register (SAR) logic circuitry to generate first bits and second bits based on the comparison results; and circuitry to calculate an average value of a value of the second bits and a value of bits of a portion of the first bits, and to generate output bits representing the value of the input signal, the output bits including bits generated based on the average value.
摘要翻译：一些实施例包括使用电容器电路来对输入信号的值进行采样的装置和方法; 比较器，将输入信号的值与一定范围的电压值进行比较并提供比较结果; 逐次逼近寄存器（SAR）逻辑电路，用于基于比较结果生成第一比特和第二比特; 以及用于计算第二位的值的平均值和第一位的一部分的位的值的电路，并且生成表示输入信号的值的输出位，所述输出位包括基于平均值值。

27. 发明申请

WO2015041937A1 PIPELINED SUCCESSIVE APPROXIMATION ANALOG-TO-DIGITAL CONVERTER 审中-公开
标题翻译：管路连续逼近模拟数字转换器
公开(公告)号：WO2015041937A1
公开(公告)日：2015-03-26
申请号：PCT/US2014/055312
申请日：2014-09-12
申请人： QUALCOMM INCORPORATED
发明人： PARK, Hyunsik , LIMOTYRAKIS, Sotirios
IPC分类号： H03M1/14 , H03M1/46
CPC分类号： H03M1/38 , H03M1/00 , H03M1/0695 , H03M1/12 , H03M1/145 , H03M1/46 , H03M1/804
摘要： A multistage analog-to-digital data conversion, including: a first stage unit configured to process an analog input signal into a first number of most significant bits using a first reference signal, and to output a first stage residue signal; a second stage unit configured to receive and process the first stage residue signal into a second number of remaining least significant bits using a second reference signal; a sampling unit configured to sample the first stage residue signal received from the first stage unit onto the second stage unit with a passive element; and an output unit configured to output a digital value that is a combination of the first number of most significant bits and the second number of remaining least significant bits.
摘要翻译：一种多级模拟数字数据转换，包括：第一级单元，被配置为使用第一参考信号将模拟输入信号处理为第一数量的最高有效位，并输出第一级残差信号; 第二级单元，被配置为使用第二参考信号接收并处理所述第一级残差信号为第二数量的剩余最低有效位; 采样单元，被配置为用无源元件将从第一级单元接收的第一级残差信号采样到第二级单元; 以及输出单元，被配置为输出作为第一数目的最高有效位和第二数目的剩余最低有效位的组合的数字值。

28. 发明申请

WO2015002478A1 멀티플라잉 디지털 아날로그 컨버터 및 그 동작 방법 审中-公开
标题翻译：用于数字模拟转换器和操作方法
公开(公告)号：WO2015002478A1
公开(公告)日：2015-01-08
申请号：PCT/KR2014/005948
申请日：2014-07-03
申请人： 고려대학교 산학협력단
发明人： 김철우 , 이호규 , .아으렁거젭 , 박세진
IPC分类号： H03M1/12
CPC分类号： H03M1/167 , H03M1/0695
摘要： 파이프라인 아날로그 디지털 컨버터에 포함되는 멀티플라잉 디지털 아날로그 컨버터의 구조 및 동작 방법에 연관된다. 샘플링 페이즈에서 입력 전압을 샘플하여 홀드 하고, 증폭 페이즈에서 상기 입력 전압과 레퍼런스 전압 차이를 증폭하여 출력 단자에 전달하는 제1 커패시터부; 및 상기 샘플링 페이즈에서 상기 입력 전압을 샘플하여 홀드하고, 상기 증폭 페이즈에서 상기 입력 전압에서 상기 레퍼런스 전압을 감산한 상기 전압 차이를 상기 제1 커패시터부에 전달하는 제2 커패시터부를 포함할 수 있고, 상기 제1 커패시터부는 Y형 연결된 세 개의 커패시터들을 포함할 수 있다.
摘要翻译：本发明涉及包括在流水线模拟数字转换器中的倍增数字模拟转换器及其操作方法。所述乘法数字模拟转换器包括：第一电容器单元，其对采样相位中的输入电压进行采样并保持其相同，并且在放大阶段放大输入电压和参考电压之间的差，并将其发送到输出端子; 以及第二电容器单元，其在采样相位中对输入电压进行采样并保持相同，并且将从已经从放大阶段的输入电压中减去的参考电压得到的电压差发送到第一电容器单元。第一电容器单元可以包括三个Y形连接的电容器。

29. 发明申请

WO2013158104A1 SYSTEM, APPARATUS AND METHOD TO IMPROVE ANALOG-TO-DIGITAL CONVERTER OUTPUT 审中-公开
标题翻译：系统，装置和方法来改进模拟数字转换器输出
公开(公告)号：WO2013158104A1
公开(公告)日：2013-10-24
申请号：PCT/US2012/034237
申请日：2012-04-19
申请人： INTEL CORPORATION , COWLEY, Nicholas P. , ALI, Isaac
发明人： COWLEY, Nicholas P. , ALI, Isaac
IPC分类号： H03M1/12
CPC分类号： H03M1/08 , H03M1/00 , H03M1/0695 , H03M1/1028 , H03M1/12 , H03M1/1215
摘要： According to various embodiments, a system, an apparatus and a method are presented that relate to determining and correcting signal imbalances between output samples of an analog-to-digital (A-D) converter array (that may be implemented as part of a wideband ADC). A statistic module and correction module are associated with the A-D converter array. The statistic module is configured to receive digital samples from the plurality of A-D converters, and generate a statistical sample value for each A-D converter using a set of digital samples received therefrom. The correction module is configured to, for at least one of the plurality of A-D converters, determine an offset value by comparing the statistical sample value for the at least one of the plurality of A-D converters with a reference value, and apply the offset value to a digital sample from that at least one A-D converter to generate a corrected digital sample.
摘要翻译：根据各种实施例，提出了一种涉及确定和校正模数（AD）转换器阵列（可被实现为宽带ADC的一部分）的输出采样之间的信号不平衡的系统，装置和方法，。统计模块和校正模块与A-D转换器阵列相关联。统计模块被配置为从多个A-D转换器接收数字样本，并且使用从其接收的一组数字样本为每个A-D转换器生成统计采样值。校正模块被配置为，对于多个AD转换器中的至少一个，通过将多个AD转换器中的至少一个AD转换器的统计采样值与参考值进行比较来确定偏移值，并将偏移值应用于来自该至少一个AD转换器的数字样本以产生经校正的数字样本。

30. 发明申请

WO2013121292A1 METHODS FOR CALIBRATING PIPELINE ANALOG - TO - DIGITAL CONVERTERS HAVING MULTIPLE CHANNELS 审中-公开
标题翻译：用于校准具有多个通道的管道模拟 - 数字转换器的方法
公开(公告)号：WO2013121292A1
公开(公告)日：2013-08-22
申请号：PCT/IB2013/000671
申请日：2013-02-14
申请人： HITTITE MICROWAVE NORWAY AS
发明人： MOLDSVOR, Oystein
IPC分类号： H03M1/10 , H03M1/06 , H03M1/16 , H03M1/44
CPC分类号： H03M1/1009 , H03M1/0678 , H03M1/0695 , H03M1/1033 , H03M1/167 , H03M1/44
摘要： Methods and apparatus are provided for calibrating stages in pipeline analog-to-digital converters (ADCs) having multiple channels.
摘要翻译：提供了用于在具有多个通道的管道模数转换器（ADC）中校准级的方法和装置。

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