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1. 发明申请

WO2013127450A1 SELF-RESET ASYNCHRONOUS PULSE FREQUENCY MODULATED DROIC WITH EXTENDED COUNTING AND HAVING REDUCED QUANTIZATION NOISE 审中-公开
标题翻译：自复位异步脉冲频率调制变频器，具有扩展计数和减少量化噪声
公开(公告)号：WO2013127450A1
公开(公告)日：2013-09-06
申请号：PCT/EP2012/053466
申请日：2012-02-29
申请人： SABANCI ÜNIVERSITESI , KAYAHAN, Hüseyin , GÜRBÜZ, Yasar
发明人： KAYAHAN, Hüseyin , GÜRBÜZ, Yasar
IPC分类号： H04N5/378 , H04N5/3745 , H04N5/355
CPC分类号： H04N5/378 , H03M1/144 , H03M1/60 , H04N5/355 , H04N5/37455
摘要： The present invention proposes a CMOS sensor pixel with a pulse frequency modulated digital readout integrated circuit (DROIC) comprising a photon sensitive element for receiving a plurality of photons and providing a charge signal indicative of the received photons, an integration capacitor connected to said photon sensitive element for determining a cumulative signal based on the charge signal for a certain integration time and producing an integrator output signal based on the cumulative signal and a comparator connected to the integrator for producing a comparator output signal. Each of said pixels further comprises a DAC that switches at each clock cycle following the end of an integration time and two counters respectively counting nunber of resets of said integration capacitor and voltage difference between an integrator output residue signal and a reference voltage of said comparator.
摘要翻译：本发明提出了具有脉冲频率调制数字读出集成电路（DROIC）的CMOS传感器像素，其包括用于接收多个光子并提供指示所接收的光子的电荷信号的光子元件，连接到所述光子敏感的积分电容器元件，用于基于该积分时间的充电信号确定累积信号，并且基于累积信号产生积分器输出信号，以及连接到积分器的比较器，用于产生比较器输出信号。每个所述像素还包括DAC，其在积分时间结束之后的每个时钟周期进行切换，并且分别计数两个计数器，分别计数所述积分电容器的复位次数和积分器输出残留信号与所述比较器的参考电压之间的电压差。

2. 发明申请

WO2008026129A3 SINGLE SLOPE ANALOG-TO-DIGITAL CONVERTER 审中-公开
标题翻译：单斜率模拟数字转换器
公开(公告)号：WO2008026129A3
公开(公告)日：2008-06-26
申请号：PCT/IB2007053344
申请日：2007-08-22
申请人： KONINKL PHILIPS ELECTRONICS NV , SNOEIJ MARTIJN F , MIEROP ADRIANUS J , THEUWISSEN ALBERT J P , HUIJSING JOHAN H
发明人： SNOEIJ MARTIJN F , MIEROP ADRIANUS J , THEUWISSEN ALBERT J P , HUIJSING JOHAN H
IPC分类号： H03M1/18
CPC分类号： H03M1/144 , H03M1/123 , H03M1/56
摘要： A single-slope ADC, particularly suitable for use in a massive-parallel ADC architecture in a readout circuit of a CMOS imager. A plurality of ramp signals are generated which define non-overlapping sub-ranges of the full input range. For each ADC channel, the sub-range in which the voltage of the input signal falls is determined, and the corresponding ramp signal is selected for use in the A/D conversion. Thus, the speed of the A/D conversion process can be increased and the power consumption decreased.
摘要翻译：单斜率ADC，特别适用于CMOS成像器的读出电路中的大容量并行ADC架构。产生多个斜坡信号，其限定完整输入范围的非重叠子范围。对于每个ADC通道，确定输入信号的电压下降的子范围，并且相应的斜坡信号被选择用于A / D转换。因此，可以提高A / D转换处理的速度并降低功耗。

3. 发明申请

WO1995030280A1 LOW-VOLTAGE CMOS ANALOG-TO-DIGITAL CONVERTER 审中-公开
标题翻译：低电压CMOS模拟数字转换器
公开(公告)号：WO1995030280A1
公开(公告)日：1995-11-09
申请号：PCT/US1995005279
申请日：1995-04-27
申请人： ANALOG DEVICES, INC.
发明人： ANALOG DEVICES, INC. , GARAVAN, Patrick, J.
IPC分类号： H03M01/38
CPC分类号： H03M1/144 , H03M1/468 , H03M1/804
摘要： A method of operating a charge redistribution analog-to-digital converter. The method includes sampling a first voltage with a capacitive network, and then switching the plate of one of the capacitors in the network from a supply voltage node to a reference voltage node. After switching, a second voltage is sampled, and a quantity of charge stored in the capacitive network, which quantity results from both of the sampling steps, is tested. In another general aspect, a method of converting an analog voltage to a digital value, which includes sampling a charge related to the analog voltage, and precharging and charging capacitors in an array. The charge sampled in the step of sampling is then tested against a charge stored in the capacitors in the array.
摘要翻译：一种操作电荷再分配模数转换器的方法。该方法包括用电容网络对第一电压进行采样，然后将网络中的一个电容器的电压从电源电压节点切换到参考电压节点。在切换之后，对第二电压进行采样，并且测量存储在电容网络中的电荷量，这两个采样步骤产生的数量都来自两个采样步骤。在另一个总体方面，一种将模拟电压转换为数字值的方法，其包括对与模拟电压相关的电荷进行采样，以及对阵列中的电容器进行预充电和充电。然后在采样步骤中采样的电荷针对存储在阵列中的电容器中的电荷进行测试。

4. 发明申请

WO2016183839A1 一种2bits per circle高速逐次逼近型模数转换器审中-公开
公开(公告)号：WO2016183839A1
公开(公告)日：2016-11-24
申请号：PCT/CN2015/079456
申请日：2015-05-21
申请人：中国电子科技集团公司第二十四研究所
发明人：徐代果 , 徐世六 , 胡刚毅 , 陈光炳 , 王健安
IPC分类号： H03M1/38
CPC分类号： H03M1/0809 , H03M1/00 , H03M1/0695 , H03M1/1023 , H03M1/12 , H03M1/144 , H03M1/204 , H03M1/282
摘要：一种2bits per circle高速逐次逼近型模数转换器，包括开关S2、采样开关S1和S3、电容阵列DAC1和DAC2、比较器COMP1-COMP3、编码电路、与电容阵列DAC1对应的开关阵列SW1和与电容阵列DAC2对应的开关阵列SW2，以及移位寄存器和数字校正单元。该模数转换器，相比于传统1bit per circle结构的逐次逼近型模数转换器其工作速度可以提高一倍，相比于传统2bit per circle结构的逐次逼近型模数转换器，可以在高位大电容不完全建立的情况下，继续进行逐次逼近过程并且不会因此发生错误，且不需要加入冗余位电容来补偿前级大电容建立不完全所造成的误差；且由于编码电路的存在，可以有效的实现从温度计码到二进制码的转换，并且还可通过随机化选通三个比较器来减小比较器所带来的固有误差。

5. 发明申请

WO2015103425A1 COMBINING A COARSE ADC AND A SAR ADC 审中-公开
标题翻译：组合一个COARSE ADC和一个SAR ADC
公开(公告)号：WO2015103425A1
公开(公告)日：2015-07-09
申请号：PCT/US2014/073062
申请日：2014-12-31
申请人： TEXAS INSTRUMENTS INCORPORATED , TEXAS INSTRUMENTS JAPAN LIMITED
发明人： NARAYAN, Subramanian, Jagdish , KANNAN, Anand
IPC分类号： H03M1/38
CPC分类号： H03M1/144 , H03M1/0604 , H03M1/0695 , H03M1/468
摘要： In described examples, a successive approximation register analog to digital converter (SAR ADC) receives an input voltage (102) and multiple reference voltages (105). The SARADC (100) includes a charge sharing DAC (110). The charge sharing DAC (110) includes an array of MSB (most significant bit) capacitors and an array of LSB (least significant bit) capacitors. A zero crossing detector (116) is coupled to the charge sharing DAC (110). The zero crossing detector (116) generates a digital output ( 118). A coarse ADC ( 122) receives the input voltage ( 102) and generates a coarse output (124). A predefined offset is added to a residue of the coarse ADC (122). A successive approximation register (SAR) state machine (120) is coupled to the coarse ADC (122) and the zero crossing detector (116) and generates multiple control signals (126). The control signals (126) operate the charge sharing DAC (110) in a sampling mode, an error-correction mode and a conversion mode.
摘要翻译：在所描述的示例中，逐次逼近寄存器模数转换器（SAR ADC）接收输入电压（102）和多个参考电压（105）。 SARADC（100）包括电荷共享DAC（110）。电荷共享DAC（110）包括MSB（最高有效位）电容器阵列和LSB（最低有效位）电容器阵列。零交叉检测器（116）耦合到电荷共享DAC（110）。过零检测器（116）产生数字输出（118）。粗略ADC（122）接收输入电压（102）并产生粗略输出（124）。将预定义的偏移量添加到粗略ADC（122）的残差。逐次逼近寄存器（SAR）状态机（120）耦合到粗略ADC（122）和过零检测器（116）并产生多个控制信号（126）。控制信号（126）以采样模式，纠错模式和转换模式操作电荷共享DAC（110）。

6. 发明申请

WO2009099003A1 Ａ／Ｄ変換回路及び固体撮像装置审中-公开
标题翻译： A / D转换器电路和固态图像拾取器件
公开(公告)号：WO2009099003A1
公开(公告)日：2009-08-13
申请号：PCT/JP2009/051534
申请日：2009-01-30
申请人：シャープ株式会社 , 星野幸三
发明人：星野幸三
IPC分类号： H03M1/14 , H03M1/56 , H04N5/335
CPC分类号： H04N5/378 , H03M1/123 , H03M1/144 , H03M1/56 , H04N5/3742
摘要：　特性のバラツキに起因する変換精度の低下防止と回路規模の増大防止の両方を効果的に実現できるサブレンジング方式のＡ／Ｄ変換回路及び固体撮像装置を提供する。直列接続された容量素子Ｃ１～Ｃ３と、容量素子Ｃ１の出力値と閾値電圧値Ｖｔｈを比較する電圧比較回路ＣＭＰと、容量素子Ｃ１とＣ２間のノードに被変換アナログ電圧信号Ｖｐｉｘを入力する第１入力回路と、容量素子Ｃ２とＣ３間のノードに、上位ビットの値を求める第１変換処理の実行期間中に、電圧値が単調変化する第１参照電圧を入力する第２入力回路と、容量素子Ｃ３の入力端に、第１変換処理終了後に未変換ビットの値を求める第２変換処理の実行期間中に、電圧値が単調変化する第２参照電圧を入力する第３入力回路と、第１変換処理における電圧比較回路ＣＭＰの出力変化時に、容量素子Ｃ３に第１参照電圧を保持する制御信号Ｖｃｔｌを生成する制御回路１２を備える。
摘要翻译：提供了一种能够有效地实现由于特性变化而防止转换精度降低而防止电路规模增加的固态图像拾取装置和子矩阵A / D转换器电路。包括串联电容元件（C1-C3）; 电压比较器电路（CMP），其将所述电容元件（C1）的输出值与阈值电压值（Vth）进行比较; 将要转换的模拟电压信号（Vpix）提供给电容元件（C1和C2）之间的节点的第一输入电路; 第二输入电路，其在执行获得高阶位的值的第一转换处理期间，将电压值单调变化的第一参考电压提供给电容元件（C2和C3）之间的节点; 第三输入电路，在执行完成第一转换处理后的未转换位的值的第二转换处理期间，将电压值单调变化的第二参考电压提供给电容元件（C3）的输入端 ; 以及控制电路（12），其在第一转换处理中在电压比较器电路（CMP）的输出发生变化时，生成用于将第一参考电压保持在电容元件（C3）中的控制信号（Vct1）。

7. 发明申请

WO2008026129A2 SINGLE SLOPE ANALOG-TO-DIGITAL CONVERTER 审中-公开
标题翻译：单斜模拟 - 数字转换器
公开(公告)号：WO2008026129A2
公开(公告)日：2008-03-06
申请号：PCT/IB2007/053344
申请日：2007-08-22
申请人： KONINKLIJKE PHILIPS ELECTRONICS N. V. , SNOEIJ, Martijn, F. , MIEROP, Adrianus, J. , THEUWISSEN, Albert, J. P. , HUIJSING, Johan, H.
发明人： SNOEIJ, Martijn, F. , MIEROP, Adrianus, J. , THEUWISSEN, Albert, J. P. , HUIJSING, Johan, H.
IPC分类号： H03M1/18
CPC分类号： H03M1/144 , H03M1/123 , H03M1/56
摘要： A single-slope ADC, particularly suitable for use in a massive-parallel ADC architecture in a readout circuit of a CMOS imager. A plurality of ramp signals are generated which define non-overlapping sub-ranges of the full input range. For each ADC channel, the sub-range in which the voltage of the input signal falls is determined, and the corresponding ramp signal is selected for use in the A/D conversion. Thus, the speed of the A/D conversion process can be increased and the power consumption decreased.
摘要翻译：单斜率ADC，特别适用于CMOS成像器的读出电路中的大规模并行ADC架构。产生多个斜坡信号，其定义全输入范围的非重叠子范围。对于每个ADC通道，确定输入信号电压下降的子范围，并选择相应的斜坡信号用于A / D转换。因此，A / D转换过程的速度可以增加，并且功耗降低。

8. 发明申请

WO8702530A3 AN UNTRIMMED 12 BIT MONOTONIC ALL CAPACITIVE A TO D CONVERTER 审中-公开
标题翻译：未经修改的12位单极全能电容转换器
公开(公告)号：WO8702530A3
公开(公告)日：1987-06-18
申请号：PCT/US8601882
申请日：1986-09-15
申请人： HUGHES AIRCRAFT CO
发明人： NEWCOMB RUSSELL R , BLACK WILLIAM C
IPC分类号： H03M1/38 , H03M1/00 , H03M1/14 , H03M1/46 , H03M1/68 , H03M1/80
CPC分类号： H03M1/144 , H03M1/46 , H03M1/687 , H03M1/804 , H03M1/806
摘要： An M-bit all-capacitive analog-to-digital (A/D) converter (10) which includes 2N switched capacitors (CP01-CP16 and CN01-CN16) of substantially identical capacitance for use in determining the N most significant bits. Each of the capacitors have one terminal connected to a common node (19) and its other terminal switchable to either ground or a positive reference voltage (VR). At the beginning of a conversion cycle, the common node (19) is at a potential indicative of a sampled analog input voltage (Va), a first group of 2N-1 capacitors (20) are switched to ground, and a second group of 2N-1 capacitors (30) are switched to the positive reference voltage (VR). For a given conversion cycle, selected capacitors of one of the capacitor groups are sequentially switched to drive the common node (19) voltage to ground. A method is also disclosed for converting analog signals to digital signals utilizing parallel capacitive elements of substantially identical capacitance.

9. 发明申请

WO2015019837A1 変換装置、撮像装置、電子機器、変換方法审中-公开
标题翻译：转换装置，成像装置，电子装置和转换方法
公开(公告)号：WO2015019837A1
公开(公告)日：2015-02-12
申请号：PCT/JP2014/069277
申请日：2014-07-22
申请人：ソニー株式会社
发明人：馬渕　圭司
IPC分类号： H04N5/378 , H03M1/56 , H04N5/369 , H04N5/374
CPC分类号： H04N5/2253 , H03M1/123 , H03M1/144 , H03M1/56 , H04N5/37457 , H04N5/3765 , H04N5/378
摘要：　本技術は、回路規模を小さくすることができるようにする変換装置、撮像装置、電子機器、変換方法に関する。入力信号の入力電圧と、時間的に変動するランプ信号のランプ電圧とを比較する比較部と、比較部からの比較結果が反転したときのコード値を保持する記憶部とを備え、記憶部によるコード値の保持を、複数回繰り返すことで、所定のビット数のデジタル信号を生成する。所定のビット数を上位ビットと下位ビットに分け、下位ビットを、上位ビットよりも先に取得し、取得した下位ビットと上位ビットを組み合わされることで、所定のビット数のデジタル信号を生成する。本技術は、イメージセンサのＡＤ変換を行う部分に適用できる。
摘要翻译：本发明涉及能够减小电路规模的转换装置，成像装置，电子装置和转换方法。本发明包括：比较单元，其比较输入信号的输入电压和时间波动斜坡信号的斜坡电压; 以及存储单元，其保持来自比较单元的比较结果已经反转的时间的代码值。具有规定位数的数字信号由存储单元反复保持代码值生成。通过以下方式产生规定位数的数字信号：将规定数量的比特分成最高有效位和最低有效位; 获取最高有效位之前的最低有效位; 以及组合所获得的最低有效位和最高有效位。本发明可应用于图像传感器AD转换。

10. 发明申请

WO2014141350A1 ＡＤ変換器审中-公开
标题翻译： AD转换器
公开(公告)号：WO2014141350A1
公开(公告)日：2014-09-18
申请号：PCT/JP2013/007655
申请日：2013-12-26
申请人：パナソニック株式会社
发明人：後藤　陽介 , 山田　美智子
IPC分类号： H03M1/14
CPC分类号： H03M3/458 , H03M1/0695 , H03M1/14 , H03M1/144 , H03M3/46
摘要：　入力端子（１）からアナログ信号を入力して、上位ビット変換結果を得るデルタシグマＡＤ変換器（２）と、上位ビットを除いた残留信号を与えて、増幅度１の変換処理を行い、１．５ビットの変換結果を得る第１の巡回型ＡＤ変換器（６）と、増幅度２の変換処理を行い、下位ビットの変換結果を得る第２の巡回型ＡＤ変換器（８）と、上位ビット、１．５ビット、下位ビットの変換結果を与えて、ＡＤ変換値を出力するシフトレジスタ（３）及びデジタル累積回路（４）とを備える。
摘要翻译：本发明提供以下内容：ΔΣAD转换器（2），其从输入端子（1）接收模拟信号，从而获得高阶位转换结果; 第一循环型AD转换器（6），赋予去除高阶位的残留信号，并且以放大倍数1执行转换处理并获得1.5位转换结果; 执行放大倍数为2的转换处理并获得低阶位转换结果的第二循环型AD转换器（8）和移位寄存器（3）和数字累加器电路（4），其中赋予高位，1.5位和低位的转换结果，从而从其输出AD转换值。

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