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1. 发明申请

WO2016183839A1 一种2bits per circle高速逐次逼近型模数转换器审中-公开
公开(公告)号：WO2016183839A1
公开(公告)日：2016-11-24
申请号：PCT/CN2015/079456
申请日：2015-05-21
申请人：中国电子科技集团公司第二十四研究所
发明人：徐代果 , 徐世六 , 胡刚毅 , 陈光炳 , 王健安
IPC分类号： H03M1/38
CPC分类号： H03M1/0809 , H03M1/00 , H03M1/0695 , H03M1/1023 , H03M1/12 , H03M1/144 , H03M1/204 , H03M1/282
摘要：一种2bits per circle高速逐次逼近型模数转换器，包括开关S2、采样开关S1和S3、电容阵列DAC1和DAC2、比较器COMP1-COMP3、编码电路、与电容阵列DAC1对应的开关阵列SW1和与电容阵列DAC2对应的开关阵列SW2，以及移位寄存器和数字校正单元。该模数转换器，相比于传统1bit per circle结构的逐次逼近型模数转换器其工作速度可以提高一倍，相比于传统2bit per circle结构的逐次逼近型模数转换器，可以在高位大电容不完全建立的情况下，继续进行逐次逼近过程并且不会因此发生错误，且不需要加入冗余位电容来补偿前级大电容建立不完全所造成的误差；且由于编码电路的存在，可以有效的实现从温度计码到二进制码的转换，并且还可通过随机化选通三个比较器来减小比较器所带来的固有误差。

2. 发明申请

WO2015103425A1 COMBINING A COARSE ADC AND A SAR ADC 审中-公开
标题翻译：组合一个COARSE ADC和一个SAR ADC
公开(公告)号：WO2015103425A1
公开(公告)日：2015-07-09
申请号：PCT/US2014/073062
申请日：2014-12-31
申请人： TEXAS INSTRUMENTS INCORPORATED , TEXAS INSTRUMENTS JAPAN LIMITED
发明人： NARAYAN, Subramanian, Jagdish , KANNAN, Anand
IPC分类号： H03M1/38
CPC分类号： H03M1/144 , H03M1/0604 , H03M1/0695 , H03M1/468
摘要： In described examples, a successive approximation register analog to digital converter (SAR ADC) receives an input voltage (102) and multiple reference voltages (105). The SARADC (100) includes a charge sharing DAC (110). The charge sharing DAC (110) includes an array of MSB (most significant bit) capacitors and an array of LSB (least significant bit) capacitors. A zero crossing detector (116) is coupled to the charge sharing DAC (110). The zero crossing detector (116) generates a digital output ( 118). A coarse ADC ( 122) receives the input voltage ( 102) and generates a coarse output (124). A predefined offset is added to a residue of the coarse ADC (122). A successive approximation register (SAR) state machine (120) is coupled to the coarse ADC (122) and the zero crossing detector (116) and generates multiple control signals (126). The control signals (126) operate the charge sharing DAC (110) in a sampling mode, an error-correction mode and a conversion mode.
摘要翻译：在所描述的示例中，逐次逼近寄存器模数转换器（SAR ADC）接收输入电压（102）和多个参考电压（105）。 SARADC（100）包括电荷共享DAC（110）。电荷共享DAC（110）包括MSB（最高有效位）电容器阵列和LSB（最低有效位）电容器阵列。零交叉检测器（116）耦合到电荷共享DAC（110）。过零检测器（116）产生数字输出（118）。粗略ADC（122）接收输入电压（102）并产生粗略输出（124）。将预定义的偏移量添加到粗略ADC（122）的残差。逐次逼近寄存器（SAR）状态机（120）耦合到粗略ADC（122）和过零检测器（116）并产生多个控制信号（126）。控制信号（126）以采样模式，纠错模式和转换模式操作电荷共享DAC（110）。

3. 发明申请

WO2009088041A1 巡回型アナログ・ディジタル変換器审中-公开
标题翻译：循环模拟/数字转换器
公开(公告)号：WO2009088041A1
公开(公告)日：2009-07-16
申请号：PCT/JP2009/050148
申请日：2009-01-08
申请人：国立大学法人静岡大学 , 川人祥二
发明人：川人祥二
IPC分类号： H03M1/14 , H03M1/08 , H03M1/40
CPC分类号： H03M1/0602 , H03M1/0695 , H03M1/40
摘要：巡回型Ａ／Ｄ変換器２１は、複数のキャパシタ及び演算増幅器を共用して、複雑な処理を避けて増幅型ノイズキャンセル処理及び巡回型Ａ／Ｄ変換を提供する。巡回型Ａ／Ｄ変換器２１では、ゲインステージ２３は、第１～第３のキャパシタ３３、３５、３７及び演算増幅回路３９を用いて、ノイズキャンセル処理及び増幅を行って第１及び第２の信号レベルの差分信号を生成する。ノイズキャンセル処理では、第１の信号レベルＶＲと第２の信号レベルＶＳとの差分が生成される。この差分の増幅は、ノイズキャンセル処理に伴って行われる。ゲインステージ２３は、第１～第３のキャパシタ３３、３５、３７及び演算増幅回路３９を用いて、差分信号の巡回型Ａ／Ｄ変換のための処理を行う。サブＡ／Ｄ変換回路２５は、演算増幅回路３９の出力（例えば、非反転出力）３９ａからの信号ＶＯＰを受ける。
摘要翻译：一种其中共享多个电容器和运算放大器的循环A / D转换器（21），并且避免了复杂的处理，并且提供了放大型噪声消除处理和循环A / D转换。循环A / D转换器（21）通过使用第一至第三电容器（33,35,37）和运算放大电路（39）进行噪声消除处理和放大，并产生第一信号电平和在增益级（23）中的第二信号电平。在噪声消除处理中产生第一信号电平（VR）和第二信号电平（VS）之间的差。通过噪声消除处理进行差分的放大。通过使用增益级（23）中的第一至第三电容器（33,35,37）和运算放大电路（39）来执行差分信号的循环A / D转换的处理。副A / D转换电路（25）从运算放大电路（39）的输出（例如非反相输出）（39a）接收信号（VOP）。

4. 发明申请

WO2009034683A1 パイプライン型ＡＤ変換器审中-公开
标题翻译：管路AD转换器
公开(公告)号：WO2009034683A1
公开(公告)日：2009-03-19
申请号：PCT/JP2008/002268
申请日：2008-08-21
申请人：パナソニック株式会社 , 森江隆史 , 松川和生 , 崎山史朗 , 道正志郎 , 徳永祐介
发明人：森江隆史 , 松川和生 , 崎山史朗 , 道正志郎 , 徳永祐介
IPC分类号： H03M1/44 , H03M1/10
CPC分类号： H03M1/0678 , H03M1/0695 , H03M1/44
摘要：　パイプライン型ＡＤ変換器(1)は、複数の変換ステージ(11,11,…)を備える。変換ステージの各々において、アナログ・デジタル変換回路(101)は、前段からの入力電圧(Vin)をデジタルコード(Dout)に変換する。デジタル・アナログ変換回路(102)は、アナログ・デジタル変換回路によって得られたデジタルコードを中間電圧(Vda)に変換する。電荷演算回路(103)は、入力電圧をサンプリングする容量部(C1,C2)と、容量部によってサンプリングされた入力電圧と前記デジタル・アナログ変換回路によって得られた中間電圧との混合電圧を増幅する増幅部(104)とを有する。増幅部(104)は、互いに同一の構成を有するとともに互いに並列接続された複数のオペアンプ(amp1,amp1,…)を含む。
摘要翻译：流水线式AD转换器（1）包括多个转换级（11,11）。在每个转换级中，模数转换电路（101）将从前一级接收的输入电压（Vin）转换为数字码（Dout）。数模转换电路（102）将由模数转换电路获得的数字代码转换为中间电压（Vda）。充电计算电路（103）包括用于对输入电压进行采样的电容器（C1，C2）和放大器单元（104），用于放大通过将由电容器采样的输入电压混合获得的电压和通过数字模拟转换电路。放大器单元（104）包括多个运算放大器（amp1，amp1），每个运算放大器具有相同的结构并且彼此并联。

5. 发明申请

WO2005041419A1 Ａ／Ｄ変換アレイ及びイメージセンサ审中-公开
标题翻译： A / D转换阵列和图像传感器
公开(公告)号：WO2005041419A1
公开(公告)日：2005-05-06
申请号：PCT/JP2004/016286
申请日：2004-10-27
申请人：国立大学法人静岡大学 , 川人祥二
发明人：川人祥二
IPC分类号： H03M1/40
CPC分类号： H03M1/0695 , H03M1/403 , H04N5/357 , H04N5/378
摘要：従来の巡回型よりも増幅器の数とキャパシタ(容量)の数を減らし、さらにイメージセンサの画素部で発生するノイズをキャンセルする機能も備えることにより、面積と消費電力を減らしたイメージセンサ用A/D変換アレイである。入力信号VinをC1に与えてホールドしたのち、リセットレベルをVinに印加し、差信号を反転増幅器に接続されたC1とC2の比(C1/C2)により増幅する。次に、反転増幅器の出力をC1にホールドするとともに反転増幅器の出力を比較器によりA/D変換し、変換出力により制御信号を作成し、φM1,φ01,φP1で制御されるスイッチのいずれかをオンにする。ディジタル信号はアナログ信号に変換され、C1にホールドされている信号からアナログ信号を減算する。この信号を増幅し再度A/D変換し、同様の動作を巡回的に繰り返す。これによりノイズキャンセルと、多ビットのA/D変換が行える。
摘要翻译：一种用于图像传感器的A / D转换阵列，其中放大器和电容器的数量小于常规循环类型，并且其中提供消除在图像传感器的像素部分中发生的噪声的功能，从而减少面积和功耗。在将输入信号（Vin）施加到电容器（C1）并保持在其中之后，将复位电平施加到输入信号（Vin），由此通过使用电容器（C1，C2）的比率来放大差分信号）（C1 / C2）连接到反相放大器。然后，反相放大器的输出保持在电容器（C1）中，而来自反相放大器的输出由比较器进行A / D转换，从而从转换输出产生控制信号。打开由phiM1，phi01和phiP1控制的开关之一。数字信号被转换成从保持在电容器（C1）中的信号中减去的模拟信号。所得信号被放大并再次A / D转换。循环重复相同的操作。以这种方式，可以执行噪声消除和多位A / D转换。

6. 发明申请

WO2015007007A1 一种ADC自动校正的方法及装置审中-公开
公开(公告)号：WO2015007007A1
公开(公告)日：2015-01-22
申请号：PCT/CN2013/081903
申请日：2013-08-20
申请人：深圳创维-RGB电子有限公司 , 陈洪波
发明人：陈洪波
IPC分类号： H03M1/10
CPC分类号： H03M1/1033 , H03M1/00 , H03M1/0695 , H03M1/1057 , H03M1/12
摘要：提供了一种ADC（模数转换器）自动校正的方法及装置。其中，ADC自动校正的方法通过在视频芯片内部设置可调节的参考电压源，将该参考电压源与ADC装置连接后，系统根据ADC装置的默认的各项性能参数计算出参考电压源的电压信号值转换为数字信号的目标值，并且，通过ADC装置将该电压信号值转换后获得实际的数字信号值，再通过比较数字信号值与目标值的大小后，对ADC装置内相关的转换系数值进行调整以达到自动校正的目的。该ADC装置的校正过程完全自动化，不需要借助外部的校正工具以及专业人员的校正操作，节约了人力成本和操作工时，并且校正效果准确。此外，该ADC自动校正的装置结构简单，易于生产制造。

7. 发明申请

WO2006092055A1 CIRCUIT CALIBRATION USING VOLTAGE INJECTION 审中-公开
标题翻译：使用电压注入的电路校准
公开(公告)号：WO2006092055A1
公开(公告)日：2006-09-08
申请号：PCT/CA2006/000308
申请日：2006-03-03
申请人： CORPORATION DE L'ÉCOLE POLYTECHNIQUE DE MONTRÉAL , EL-SANKARY, Kamal , SAWAN, Mohamad
发明人： EL-SANKARY, Kamal , SAWAN, Mohamad
IPC分类号： H03M1/10 , H03M1/06 , G01R35/02 , G01R31/3161 , G01R31/30 , G01R1/28
CPC分类号： H03M1/1004 , H03M1/0695 , H03M1/1028 , H03M1/167 , H03M1/804
摘要： Efficient calibration of circuits is performed using injection imprecise voltages by using different voltages in a subtractive manner to be able to calibrate with respect to a voltage that is out of a desirable measurable range using measuring circuitry. Efficient background calibration of circuits is also achieved by providing an equivalent circuit element to circuit elements receiving an injected calibration signal, and switching circuit elements. Such imprecise voltages can be determined through such calibration, and then used to calibrate a second circuit generating the imprecise voltages.
摘要翻译：通过使用不同的电压以减法方式使用注入不精确的电压来执行电路的有效校准，以能够使用测量电路相对于不期望的可测量范围的电压进行校准。电路的高效背景校准也可以通过为接收注入的校准信号的电路元件和开关电路元件提供等效电路元件来实现。这种不精确的电压可以通过这种校准来确定，然后用于校准产生不精确电压的第二电路。

8. 发明申请

WO01061860A1 DIGITAL LOGIC CORRECTION CIRCUIT FOR A PIPELINE ANALOG TO DIGITAL (A/D) CONVERTER 审中-公开
标题翻译：用于数字（A / D）转换器的数字逻辑校正电路
公开(公告)号：WO01061860A1
公开(公告)日：2001-08-23
申请号：PCT/US2000/023456
申请日：2000-08-25
IPC分类号： H03M1/44 , H03M1/06
CPC分类号： H03M1/0695 , H03M1/0624 , H03M1/442
摘要： A digital logic correction (DLC) circuit (68) for a pipeline analog to digital (A/D) converter (60). The A/D converter (60) having a plurality of stages, each stage producing at least a pair of digital output bits from which a digital representation of an analog input signal can be obtained. The DLC circuit (68) has an adder (176), the adder (176) having a plurality of inputs and an output. The DLC circuit (68) has a plurality of digital delay sets, each digital delay set comprising at least one digital delay (170), an input (172) of the digital delay set receiving a corresponding digital output bit and an output (174) of the delay set providing a delayed digital output bit to a respective adder input. The DLC circuit (68) has a clock generator (70), the clock generator (70) providing clock signals to the DLC circuit (68) to synchronize the arrival of the output of each digital delay set at the adder inputs during a data-valid-period. A primary clock signal is applied to the digital delay sets for every other stage. A secondary clock signal is applied to the remaining digital delay sets. The timing of the primary and secondary clock signals being effective to delay the digital output bits of each stage via the respective digital delay sets to cause the digital output bits to arrive at the adder inputs during the data-valid-period so that the adder (176) produces the digital representation of the analog input signal at the adder output.
摘要翻译：一种用于管线模数（A / D）转换器（60）的数字逻辑校正（DLC）电路（68）。具有多个级的A / D转换器（60），每个级产生至少一对数字输出位，从该数字输出位可获得模拟输入信号的数字表示。 DLC电路（68）具有加法器（176），加法器（176）具有多个输入和输出。 DLC电路（68）具有多个数字延迟组，每个数字延迟组包括至少一个数字延迟（170），数字延迟组的输入（172）接收对应的数字输出位和输出（174）的延迟组合提供延迟的数字输出位给相应的加法器输入。 DLC电路（68）具有时钟发生器（70），时钟发生器（70）向DLC电路（68）提供时钟信号，以在数据处理期间使加法器输入处的每个数字延迟设置的输出的到达同步，有效周期。主时钟信号被应用于每隔一个阶段的数字延迟组。辅助时钟信号被施加到剩余的数字延迟组。主时钟信号和辅助时钟信号的定时有效地通过相应的数字延迟组件延迟每一级的数字输出位，以在数据有效期间使数字输出位到达加法器输入，使得加法器 176）在加法器输出端产生模拟输入信号的数字表示。

9. 发明申请

WO99055005A1 ANALOG-TO-DIGITAL CONVERTER WITH SUCCESSIVE APPROXIMATION 审中-公开
标题翻译：具有连续逼近的模拟数字转换器
公开(公告)号：WO99055005A1
公开(公告)日：1999-10-28
申请号：PCT/SE1999/000635
申请日：1999-04-20
IPC分类号： H03M1/38 , H03M1/06
CPC分类号： H03M1/0695 , H03M1/38
摘要： The present invention relates to a process and a device for analog-to-digital conversion of successive approximation type for conversion of an analog signal value to a digital signal value, comprising the steps of: defining for each search interval at least three areas, so that said areas cover the entire search interval and so that each area overlaps at least one other area, defining each such area to a new, smaller search interval until a last search interval reaches a pre-set value, defining a reference level within each redundant part, so that N areas in a search interval give N-1 reference levels, defining at least one reference level in each search interval to coincide with at least one other reference level, where at least one such coinciding reference level belongs to two search intervals formed by areas in a nearest larger search interval, for achieving said digital signal value, comparing an unknown sampled value with all reference levels in a search interval, whereby at least two areas in said search interval can be eliminated and that at the proceeding successive approximation process, the unknown sampled value is compared to all reference levels in the new, smaller search interval, where each choice of comparative reference level is independent of the result in the nearest, preceding step until said unknown sampled value can be determined with a pre-set accuracy.
摘要翻译：本发明涉及用于将模拟信号值转换为数字信号值的逐次逼近型的模数转换的方法和装置，包括以下步骤：为每个搜索间隔定义至少三个区域，因此，所述区域覆盖整个搜索间隔，并且使得每个区域与至少一个其他区域重叠，将每个这样的区域定义为新的较小搜索间隔，直到最后一个搜索间隔达到预设值，在每个冗余内定义参考水平部分，使得搜索间隔中的N个区域给出N-1个参考水平，在每个搜索间隔中定义至少一个参考水平以与至少一个其他参考水平一致，其中至少一个这样的重合参考水平属于两个搜索间隔由最近的较大搜索间隔的区域形成，用于实现所述数字信号值，将未知采样值与搜索间隔中的所有参考电平进行比较，由此在leas 可以消除所述搜索间隔中的两个区域，并且在进行的逐次逼近处理中，将未知采样值与新的较小搜索间隔中的所有参考水平进行比较，其中比较参考水平的每个选择独立于结果最近的前一步骤，直到可以以预设的精度确定所述未知采样值。

10. 发明申请

WO99029042A1 EFFICIENT ERROR CORRECTION IN PIPELINED ANALOG-TO-DIGITAL CONVERTERS 审中-公开
标题翻译：管道模拟数字转换器中的有效错误校正
公开(公告)号：WO99029042A1
公开(公告)日：1999-06-10
申请号：PCT/US1998/023135
申请日：1998-10-29
IPC分类号： H03M1/14 , H03M1/06 , H03M1/16
CPC分类号： H03M1/0695 , H03M1/0624 , H03M1/168
摘要： The present invention discloses a method and apparatus for correcting errors in N digital words generated by N+1 pipelined analog-to-digital converters. The method comprises the steps of: (1) synchronizing the N digital words by N groups of pipeline registers; and (2) correcting the synchronized N digital words by performing either an incrementing operation or a decrementing operation based on an adjustment value.
摘要翻译：本发明公开了一种用于校正由N + 1流水线模数转换器产生的N个数字字中的错误的方法和装置。该方法包括以下步骤：（1）通过N组流水线寄存器同步N个数字字; 和（2）通过执行基于调整值的递增运算或递减运算来校正同步的N个数字字。

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