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    • 24. 发明申请
    • 半導体装置の製造方法および半導体装置
    • 半导体器件制造方法和半导体器件
    • WO2008068807A1
    • 2008-06-12
    • PCT/JP2006/323980
    • 2006-11-30
    • 株式会社ルネサステクノロジ森川 貴博寺尾 元康高浦 則克黒土 健三
    • 森川 貴博寺尾 元康高浦 則克黒土 健三
    • H01L27/105
    • H01L45/144G11C13/0004H01L27/2436H01L45/06H01L45/1233H01L45/1641H01L45/1675
    •  半導体基板上に形成された絶縁膜(41)の開口部(42)内に下部電極としてのプラグ(43)が埋め込まれ、プラグ(43)が埋め込まれた絶縁膜(41)上にカルコゲナイドからなる記録層(52)と上部電極膜(53)が形成されて相変化メモリが形成される。ウエハ・プロセス終了直後には、絶縁膜(51)と記録層(52)の界面近傍に高抵抗の非晶質領域(52a)が形成されているので、記録層(52)を初期化して低抵抗化する。記録層(52)を初期化する際には、半導体基板を加熱しながらプラグ(43)と上部電極巻く(53)の間に電圧を印加して記録層52に電流を流す。これにより、非晶質領域(52a)のうちのプラグ(43)の上方に位置する部分を結晶化し、それによって、プラグ(43)と上部電極膜(53)の間の記録層52を低抵抗化する。
    • 作为下电极的插头(43)嵌入形成在半导体衬底上的绝缘膜(41)的开口(42)中,相变存储器通过形成由硫族化物和 绝缘膜(41)上的上电极膜(53)嵌入插头(43)。 在结束晶片处理之后立即在绝缘膜(51)和记录层(52)的界面附近形成高电阻的非晶区域(52a),并且通过初始化记录层(52)来降低电阻。 当初始化记录层(52)时,在加热半导体衬底的同时,通过在插头(43)和上电极膜(53)之间施加电压,将电流馈送到记录层(52)。 因此,位于插塞(43)上方的非晶区域(52a)的一部分被结晶化,并且在插头(43)和上部电极膜(53)之间记录层(52)的电阻降低。
    • 27. 发明申请
    • 非接触ICカード
    • 非接线IC卡
    • WO2007116611A1
    • 2007-10-18
    • PCT/JP2007/052994
    • 2007-02-19
    • 共同印刷株式会社小松 昭彦川口 圭介對尾 元南雲 彰子
    • 小松 昭彦川口 圭介對尾 元南雲 彰子
    • G06K19/077G06K19/06G06K19/07G06K19/08H05K9/00
    • G06K19/07749G06K19/07735
    •  金属反射層に発生する静電気によるICチップの静電気破壊を防止することを可能とする非接触ICカードを提供する。  アンテナ(11)と、該アンテナ(11)と接続されたICチップ(12)と、が実装されたインレットシート(15)がカード基材(1)の中に埋設され、かつ、カード基材面上に金属反射層(ホログラム・磁気記録層2に相当)が積層されてなる非接触ICカードであって、金属反射層(2)に発生する静電気を誘引し、金属反射層(2)を積層する第1のカード基材面側(カード裏面側)とは反対側の第2のカード基材面側(カード表面側)から静電気を放電するための導電性部材(3)が、カード基材(1)の中に埋設されてなることを特徴とする。
    • 提供了一种非接触IC卡,其中防止了由金属反射层中产生的静电导致的IC芯片的静电击穿。 连接到天线(11)的天线(11)和IC芯片(12)安装在入口板(15)上。 通过将插入片嵌入卡片基材(1)中,并将金属反射层(相当于全息图/磁记录层(2))层叠在卡片基材表面上,提供非接触IC卡。 导电构件(3)嵌入卡片基材(1)中。 导电构件吸引在金属反射层(2)上产生的静电,并将静电从与第一卡片基材侧(卡片后侧)相对的第二卡片基材侧(卡片前侧)排出, 层叠金属反射层(2)。
    • 28. 发明申请
    • 半導体装置
    • 半导体器件
    • WO2007057972A1
    • 2007-05-24
    • PCT/JP2005/021360
    • 2005-11-21
    • 株式会社ルネサステクノロジ森川 貴博寺尾 元康高浦 則克黒土 健三
    • 森川 貴博寺尾 元康高浦 則克黒土 健三
    • H01L27/105H01L45/00
    • H01L27/2463H01L27/2436H01L45/06H01L45/1233H01L45/144H01L45/1625H01L45/1675
    •  メモリセル領域mmryに、原子配列変化によって、電気抵抗値が高い高抵抗状態と低い低抵抗状態とを記憶するカルコゲナイド材料記憶層22を有する複数のメモリ素子Rがマトリクス状に配置されたメモリセルアレイ、および、論理回路領域lgcに、半導体集積回路が同一の半導体基板1上に混載して形成されている。このカルコゲナイド材料記憶層22は、7原子%以上40原子%以下のGaまたはInの少なくともいずれか一方と、5原子%以上35原子%以下のGeと、5原子%以上25原子%以下のSbと、40原子%以上65原子%以下のTeとを含むカルコゲナイド材料からなる。
    • 本发明提供了一种半导体器件,其包括在相同的半导体衬底(1)上一起设置的存储单元阵列和半导体集成电路。 存储单元阵列设置在存储单元区域(mmry)中,并且包括以矩阵形式提供的多个存储器件(R),每个存储器件包括用于存储高电阻状态的硫族化物材料存储层(22)和 通过利用原子排列的变化来实现低电阻状态。 半导体集成电路设置在逻辑电路区域(lgc)中。 硫族化物材料储存层(22)由包含Ga和In中的至少一种的7原子%以上40原子%以下的硫属化物材料形成,为5原子%以上且35原子%以下 的Ge,不小于5原子%且不超过25原子%的Sb,并且不小于40原子%且不大于65原子%的Te。