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    • 2. 发明授权
      US5265057A Semiconductor memory 失效
    • Semiconductor memory
    • 半导体存储器
    • US5265057A
    • 1993-11-23
    • US813510
    • 1991-12-26
    • Tohru Furuyama , Hiroyuki Noji
    • Tohru Furuyama , Hiroyuki Noji
    • H01L21/66 , G11C11/401 , G11C11/407 , G11C11/413 , G11C29/00 , G11C29/06 , G11C29/50 , H01L21/8242 , H01L27/10 , H01L27/108
    • G11C29/50 , G11C11/401
    • There is provided a semiconductor memory including a plurality of word lines, a plurality of bit lines intersecting the word lines, and a memory cell array having memory cells arranged at respective intersections of the word lines and bit lines. Word line selecting circuits select the word lines in accordance with an address signal and word line driving circuits are connected to the word lines for driving selected word lines. Selective stress applying circuitry selectively applies stress, during a stress test, to word lines in one of a plurality of word line groups into which all word lines are classified. The selective stress applying circuits includes an arrangement of MOS transistors and pads for applying stress to a word line group during the stress test.
    • 提供了包括多个字线，与字线相交的多个位线的半导体存储器，以及具有布置在字线和位线的各个交叉处的存储单元的存储单元阵列。 字线选择电路根据地址信号选择字线，并且字线驱动电路连接到用于驱动所选字线的字线。 选择应力施加电路在应力测试期间选择性地将应力施加到所有字线被分类到的多个字线组之一中的字线。 选择应力施加电路包括在压力测试期间向字线组施加应力的MOS晶体管和焊盘的布置。
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    • 3. 发明授权
      US5825712A Semiconductor integrated circuit 失效
    • Semiconductor integrated circuit
    • 半导体集成电路
    • US5825712A
    • 1998-10-20
    • US912755
    • 1997-08-18
    • Tomoki Higashi , Hiroyuki Noji
    • Tomoki Higashi , Hiroyuki Noji
    • G11C11/401 , G01R31/28 , G11C29/00 , G11C29/02 , G11C29/50 , H01L21/66 , H01L21/822 , H01L27/04 , G11C7/00
    • G11C29/025 , G11C29/02 , G11C29/50 , G11C29/50012 , G11C11/401
    • The present invention intends to provide a semiconductor device integrated circuit having an additive circuit capable of the evaluation of the dynamic performance of a memory block in a mixed logic and memory IC or a high-speed logic block in a semiconductor device integrated circuit, directly from the outside of the device. In order to evaluate the dynamic performance of the memory block or the high-speed logic block by using a tester, the device is provided on the chip with bus lines which bypass the peripheral logic and are connected to the input terminals of the memory block or the high-speed logic block. In the device, the delay time difference between the bus lines are measured from the outside of the device, at first. By use of the measurement result, the timing error of inputting a plurality of test pulse signals used for the dynamic performance evaluation is compensated. A switching element is provided between the reference line and each of the bus lines. A delay time measuring signal is input to each of external I/O pads connected to the bus line through which the delay time of the signal passing is measured, and then the differences in the delay time of all the bus lines are obtained on the basis of the signal delay time produced between the reference line and the each of the line. By use of the difference in the delay time of the lines, the input timing error when the memory block is measured with the tester is compensated, thereby precise evaluation of the memory block or the high-speed logic block is obtained.
    • 本发明旨在提供一种半导体器件集成电路，其具有能够直接从半导体器件集成电路中的混合逻辑和存储器IC或高速逻辑块中的存储器块的动态性能评估的加法电路 设备的外部。 为了通过使用测试仪来评估存储器块或高速逻辑块的动态性能，该器件在芯片上提供有旁路外围逻辑并连接到存储器块的输入端的总线，或者 高速逻辑块。 在设备中，首先从设备的外部测量总线之间的延迟时间差。 通过使用测量结果，补偿了用于动态性能评估的输入多个测试脉冲信号的定时误差。 在参考线和每条总线之间提供开关元件。 延迟时间测量信号被输入到连接到总线的每个外部I / O焊盘，测量信号通过的延迟时间，然后基于所有总线的延迟时间的差异获得 在参考线和每条线之间产生的信号延迟时间。 通过使用线路的延迟时间的差异，补偿了使用测试器测量存储器块时的输入定时误差，从而获得存储块或高速逻辑块的精确评估。
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