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    • 6. 发明授权
      US07545196B1 Clock distribution for specialized processing block in programmable logic device 有权
    • Clock distribution for specialized processing block in programmable logic device
    • 可编程逻辑器件专用处理块的时钟分配
    • US07545196B1
    • 2009-06-09
    • US11550132
    • 2006-10-17
    • Michael D. Hutton , Kumara Tharmalingam , Yi-Wen Lin , David Neto
    • Michael D. Hutton , Kumara Tharmalingam , Yi-Wen Lin , David Neto
    • G06F1/04
    • G06F1/10
    • Clocks are distributed efficiently to regions of a specialized processing block in a PLD. Multiple clocks are selected from a larger universe of clocks and distributed to the specialized processing block, but the choices of clocks at the individual functional regions, or stages of functional regions, are less than fully flexible. In some cases, an entire region may use one clock. In another case, portions of a stage within a region that previously had been able to select individual clocks must use one clock for the entire stage. In another case, only a subset of the selected clocks is available for a particular region, but that subset is flexibly distributable within the region. In another case, a clock may be selectable for each stage of each functional region directly from the larger universe of available clocks, avoiding the need for circuitry to select the multiple clocks from the larger universe.
    • 时钟有效地分布在PLD中的专门处理块的区域。 多个时钟选自较大的时钟范围，并分配到专门的处理块，但是各个功能区或功能区的阶段的时钟选择小于完全灵活。 在某些情况下，整个区域可能使用一个时钟。 在另一种情况下，先前已经能够选择各个时钟的区域中的一部分的部分必须在整个阶段使用一个时钟。 在另一种情况下，只有所选择的时钟的子集可用于特定区域，但该子集可在该区域内灵活分配。 在另一种情况下，可以直接从较大的可用时钟范围为每个功能区域的每一级选择一个时钟，避免了从较大宇宙中选择多个时钟的电路的需要。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 9. 发明授权
      US07877555B1 Power-aware RAM processing 有权
    • Power-aware RAM processing
    • 电源感知RAM处理
    • US07877555B1
    • 2011-01-25
    • US11510018
    • 2006-08-24
    • Russell George Tessier , Vaughn Betz , Thiagaraja Golpalsamy , David Neto
    • Russell George Tessier , Vaughn Betz , Thiagaraja Golpalsamy , David Neto
    • G06F12/00
    • G11C5/14 , G11C7/22 , G11C8/12 , G11C2207/2227
    • Logical memories and other logic functions specified in designs are mapped to power-optimized implementations using physical memories and other device resources. A logical memory may be automatically mapped to numerous potential physical implementations. Power consumption is estimated for each potential physical implementation to select the physical implementation providing the best performance with respect to power consumption and any other design constraints. Potential physical implementations can suppress clock transitions via clock enable inputs when embedded memory is not accessed. Read-enable and write-enable signals can be converted to functionally equivalent clock enable signals. Clock enable signals can be created to deactivate unused memory access ports and to deactivate embedded memory blocks during don't-care conditions. Potential physical implementations can slice logical memory into two or more embedded memory blocks to minimize power consumption.
    • 逻辑存储器和设计中指定的其他逻辑功能被映射到使用物理存储器和其他设备资源的功率优化实现。 逻辑存储器可以自动映射到许多潜在的物理实现。 对每个潜在的物理实现估计功耗，以选择在功耗和任何其他设计限制方面提供最佳性能的物理实现。 当未访问嵌入式存储器时，潜在的物理实现可以通过时钟使能输入来抑制时钟转换。 读使能和写使能信号可以转换为功能等效的时钟使能信号。 可以创建时钟使能信号，以禁用未使用的存储器访问端口，并在不保养条件期间停用嵌入式存储器块。 潜在的物理实现可以将逻辑存储器分解成两个或多个嵌入式存储器块，以最小化功耗。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 10. 发明授权
      US09330733B1 Power-aware RAM processing 有权
    • Power-aware RAM processing
    • 电源感知RAM处理
    • US09330733B1
    • 2016-05-03
    • US13012717
    • 2011-01-24
    • Russell George Tessier , Vaughn Timothy Betz , Thiagaraja Golpalsamy , David Neto
    • Russell George Tessier , Vaughn Timothy Betz , Thiagaraja Golpalsamy , David Neto
    • G06F12/00 , G11C5/14
    • G11C5/14 , G11C7/22 , G11C8/12 , G11C2207/2227
    • Logical memories and other logic functions specified in designs are mapped to power-optimized implementations using physical memories and other device resources. A logical memory may be automatically mapped to numerous potential physical implementations. Power consumption is estimated for each potential physical implementation to select the physical implementation providing the best performance with respect to power consumption and any other design constraints. Potential physical implementations can suppress clock transitions via clock enable inputs when embedded memory is not accessed. Read-enable and write-enable signals can be converted to functionally equivalent clock enable signals. Clock enable signals can be created to deactivate unused memory access ports and to deactivate embedded memory blocks during don't-care conditions. Potential physical implementations can slice logical memory into two or more embedded memory blocks to minimize power consumption.
    • 逻辑存储器和设计中指定的其他逻辑功能被映射到使用物理存储器和其他设备资源的功率优化实现。 逻辑存储器可以自动映射到许多潜在的物理实现。 对每个潜在的物理实现估计功耗，以选择在功耗和任何其他设计限制方面提供最佳性能的物理实现。 当未访问嵌入式存储器时，潜在的物理实现可以通过时钟使能输入来抑制时钟转换。 读使能和写使能信号可以转换为功能等效的时钟使能信号。 可以创建时钟使能信号，以禁用未使用的存储器访问端口，并在不保养条件期间停用嵌入式存储器块。 潜在的物理实现可以将逻辑存储器分解成两个或多个嵌入式存储器块，以最小化功耗。
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