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    • 2. 发明授权
      US07545196B1 Clock distribution for specialized processing block in programmable logic device 有权
    • Clock distribution for specialized processing block in programmable logic device
    • 可编程逻辑器件专用处理块的时钟分配
    • US07545196B1
    • 2009-06-09
    • US11550132
    • 2006-10-17
    • Michael D. Hutton , Kumara Tharmalingam , Yi-Wen Lin , David Neto
    • Michael D. Hutton , Kumara Tharmalingam , Yi-Wen Lin , David Neto
    • G06F1/04
    • G06F1/10
    • Clocks are distributed efficiently to regions of a specialized processing block in a PLD. Multiple clocks are selected from a larger universe of clocks and distributed to the specialized processing block, but the choices of clocks at the individual functional regions, or stages of functional regions, are less than fully flexible. In some cases, an entire region may use one clock. In another case, portions of a stage within a region that previously had been able to select individual clocks must use one clock for the entire stage. In another case, only a subset of the selected clocks is available for a particular region, but that subset is flexibly distributable within the region. In another case, a clock may be selectable for each stage of each functional region directly from the larger universe of available clocks, avoiding the need for circuitry to select the multiple clocks from the larger universe.
    • 时钟有效地分布在PLD中的专门处理块的区域。 多个时钟选自较大的时钟范围，并分配到专门的处理块，但是各个功能区或功能区的阶段的时钟选择小于完全灵活。 在某些情况下，整个区域可能使用一个时钟。 在另一种情况下，先前已经能够选择各个时钟的区域中的一部分的部分必须在整个阶段使用一个时钟。 在另一种情况下，只有所选择的时钟的子集可用于特定区域，但该子集可在该区域内灵活分配。 在另一种情况下，可以直接从较大的可用时钟范围为每个功能区域的每一级选择一个时钟，避免了从较大宇宙中选择多个时钟的电路的需要。
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    • 3. 发明授权
      US07949980B1 Circuit design tools that support devices with real-time phase-locked loop reconfiguration capabilities 有权
    • Circuit design tools that support devices with real-time phase-locked loop reconfiguration capabilities
    • 电路设计工具支持具有实时锁相环重配置能力的设备
    • US07949980B1
    • 2011-05-24
    • US12184223
    • 2008-07-31
    • Ian Eu Meng Chan , Kumara Tharmalingam
    • Ian Eu Meng Chan , Kumara Tharmalingam
    • G06F17/50 , G06F15/177 , G06F9/00
    • G06F17/5054 , G06F17/505 , H03L7/08
    • Computer-aided-design tools are provided that support real-time phase-locked loop reconfiguration with a single design compilation. Each design compilation may involve operations such as logic synthesis and place and route operations. A circuit designer who is designing an integrated circuit may supply circuit design data. The circuit design data may include design data for multiple configurations of a phase-locked loop. By using a phase-locked loop scan chain initialization file generator engine located in a CAD tool design input wizard, the computer-aided-design tools may produce multiple phase-locked loop initialization files without performing a design compilation. The CAD tools may process one or more initialization files and the circuit design data to produce output data. The output data may include configuration data to implement the circuit design. The output data may also include warning messages that indicate when phase-locked loop settings in an initialization file do not match settings in the circuit design.
    • 提供了计算机辅助设计工具，通过单一设计编译支持实时锁相环重新配置。 每个设计编译可能涉及诸如逻辑综合和放置和路由操作之类的操作。 设计集成电路的电路设计者可以提供电路设计数据。 电路设计数据可以包括用于锁相环的多个配置的设计数据。 通过使用位于CAD工具设计输入向导中的锁相环扫描链初始化文件生成器引擎，计算机辅助设计工具可以产生多个锁相环初始化文件，而不执行设计编译。 CAD工具可以处理一个或多个初始化文件和电路设计数据以产生输出数据。 输出数据可以包括用于实现电路设计的配置数据。 输出数据还可以包括警告消息，其指示初始化文件中的锁相环设置与电路设计中的设置不匹配。
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    • 6. 发明申请
      US20090161738A1 Transceiver system with reduced latency uncertainty 有权
    • Transceiver system with reduced latency uncertainty
    • 收发器系统具有降低的延迟不确定性
    • US20090161738A1
    • 2009-06-25
    • US12283652
    • 2008-09-15
    • Neville Carvalho , Allan Thomas Davidson , Andy Turudic , Bruce B. Pedersen , David W. Mendel , Kalyan Kankipati , Michael Menghui Zheng , Sergey Shumarayev , Seungmyon Park , Tim Tri Hoang , Kumara Tharmalingam
    • Neville Carvalho , Allan Thomas Davidson , Andy Turudic , Bruce B. Pedersen , David W. Mendel , Kalyan Kankipati , Michael Menghui Zheng , Sergey Shumarayev , Seungmyon Park , Tim Tri Hoang , Kumara Tharmalingam
    • H04L7/00 , H04B1/38
    • H04L25/14
    • A transceiver system with reduced latency uncertainty is described. In one implementation, the transceiver system has a word aligner latency uncertainty of zero. In another implementation, the transceiver system has a receiver-to-transmitter transfer latency uncertainty of zero. In yet another implementation, the transceiver system has a word aligner latency uncertainty of zero and a receiver-to-transmitter transfer latency uncertainty of zero. In one specific implementation, the receiver-to-transmitter transfer latency uncertainty is eliminated by using the transmitter parallel clock as a feedback signal in the transmitter phase locked loop (PLL). In one implementation, this is achieved by optionally making the transmitter divider, which generates the transmitter parallel clock, part of the feedback path of the transmitter PLL. In one implementation, the word aligner latency uncertainty is eliminated by using a bit slipper to slip bits in such a way so that the total delay due to the word alignment and bit slipping is constant for all phases of the recovered clock. This allows for having a fixed and known latency between the receipt and transmission of bits for all phases of parallelization by the deserializer. In one specific implementation, the total delay due to the bit shifting by the word aligner and the bit slipping by the bit slipper is zero since the bit slipper slips bits so as to compensate for the bit shifting that was performed by the word aligner.
    • 描述了具有降低的等待时间不确定性的收发机系统。 在一个实现中，收发器系统具有字对齐器等待时间不确定度为零。 在另一个实现中，收发器系统具有接收器到发射器的传输等待时间不确定度为零。 在另一个实现中，收发器系统具有字对齐器延迟不确定度为零和接收器到发射器的传输等待时间不确定度为零。 在一个具体实现中，通过在发射机锁相环（PLL）中使用发射机并行时钟作为反馈信号来消除接收机到发射机的传输等待时间不确定性。 在一个实现中，这通过可选地使发射机分频器（其产生发射机并行时钟）作为发射机PLL的反馈路径的一部分来实现。 在一个实施方案中，通过使用位拖动器以这样的方式滑动位来消除字对齐器延迟不确定性，使得由于字对齐和位滑动引起的总延迟对于恢复时钟的所有阶段是恒定的。 这允许在由解串器的并行化的所有阶段的位的接收和传输之间具有固定和已知的等待时间。 在一个具体实现中，由于位对准器的位移和由位拖动器的位滑动导致的总延迟为零，因为位拖动器滑动位，以补偿由字对准器执行的位移。
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    • 7. 发明授权
      US09559881B2 Transceiver system with reduced latency uncertainty 有权
    • Transceiver system with reduced latency uncertainty
    • 收发器系统具有降低的延迟不确定性
    • US09559881B2
    • 2017-01-31
    • US12283652
    • 2008-09-15
    • Neville Carvalho , Allan Thomas Davidson , Andy Turudic , Bruce B. Pedersen , David W. Mendel , Kalyan Kankipati , Michael Menghui Zheng , Sergey Shumarayev , Seungmyon Park , Tim Tri Hoang , Kumara Tharmalingam
    • Neville Carvalho , Allan Thomas Davidson , Andy Turudic , Bruce B. Pedersen , David W. Mendel , Kalyan Kankipati , Michael Menghui Zheng , Sergey Shumarayev , Seungmyon Park , Tim Tri Hoang , Kumara Tharmalingam
    • H04L7/00 , H04B1/38 , H04L25/14
    • H04L25/14
    • A transceiver system with reduced latency uncertainty is described. In one implementation, the transceiver system has a word aligner latency uncertainty of zero. In another implementation, the transceiver system has a receiver-to-transmitter transfer latency uncertainty of zero. In yet another implementation, the transceiver system has a word aligner latency uncertainty of zero and a receiver-to-transmitter transfer latency uncertainty of zero. In one specific implementation, the receiver-to-transmitter transfer latency uncertainty is eliminated by using the transmitter parallel clock as a feedback signal in the transmitter phase locked loop (PLL). In one implementation, this is achieved by optionally making the transmitter divider, which generates the transmitter parallel clock, part of the feedback path of the transmitter PLL. In one implementation, the word aligner latency uncertainty is eliminated by using a bit slipper to slip bits in such a way so that the total delay due to the word alignment and bit slipping is constant for all phases of the recovered clock. This allows for having a fixed and known latency between the receipt and transmission of bits for all phases of parallelization by the deserializer. In one specific implementation, the total delay due to the bit shifting by the word aligner and the bit slipping by the bit slipper is zero since the bit slipper slips bits so as to compensate for the bit shifting that was performed by the word aligner.
    • 描述了具有降低的等待时间不确定性的收发机系统。 在一个实现中，收发器系统具有字对齐器等待时间不确定度为零。 在另一个实现中，收发器系统具有接收器到发射器的传输等待时间不确定度为零。 在另一个实现中，收发器系统具有字对齐器延迟不确定度为零和接收器到发射器的传输等待时间不确定度为零。 在一个具体实现中，通过在发射机锁相环（PLL）中使用发射机并行时钟作为反馈信号来消除接收机到发射机的传输等待时间不确定性。 在一个实现中，这通过可选地使发射机分频器（其产生发射机并行时钟）作为发射机PLL的反馈路径的一部分来实现。 在一个实施方案中，通过使用位拖动器以这样的方式滑动位来消除字对齐器延迟不确定性，使得由于字对齐和位滑动引起的总延迟对于恢复时钟的所有阶段是恒定的。 这允许在由解串器的并行化的所有阶段的位的接收和传输之间具有固定和已知的等待时间。 在一个具体实现中，由于位对准器的位移和由位拖动器的位滑动导致的总延迟为零，因为位拖动器滑动位，以补偿由字对准器执行的位移。
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    • 10. 发明授权
      US07082592B1 Method for programming programmable logic device having specialized functional blocks 失效
    • Method for programming programmable logic device having specialized functional blocks
    • 用于编程具有专门功能块的可编程逻辑器件的方法
    • US07082592B1
    • 2006-07-25
    • US10463688
    • 2003-06-16
    • Kumara Tharmalingam
    • Kumara Tharmalingam
    • G06F17/50
    • G06F17/5054
    • A programming method efficiently programs programmable logic devices of the type having specialized functional blocks. Those blocks may include multipliers and other arithmetic function elements, or may be various types of memory blocks. In order to efficiently program devices having such specialized functional blocks, without using a larger device than necessary, and without failing to fit a user design to a device, if the programming method finds that that there are more functions to be performed in specialized functional blocks than there are specialized functional blocks available, the programming method attempts to map some of the specialized functions to generic programmable logic elements (or other resources), assuming there are sufficient programmable logic elements (or other resources) that otherwise would remain unused in the user design.
    • 编程方法有效地编程具有专用功能块的类型的可编程逻辑器件。 这些块可以包括乘法器和其他算术功能元件，或者可以是各种类型的存储器块。 为了有效地对具有这种专门的功能块的设备进行编程，而不需要使用比必要的更大的设备，并且在不将用户设计适合于设备的情况下，如果编程方法发现在专用功能块中有更多的功能要执行 比起可用的专用功能块，编程方法尝试将一些专用功能映射到通用可编程逻辑元件（或其他资源），假设有足够的可编程逻辑元件（或其他资源），否则将在用户中保持未使用 设计。
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