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    • 5. 发明授权
      US07555741B1 Computer-aided-design tools for reducing power consumption in programmable logic devices 有权
    • Computer-aided-design tools for reducing power consumption in programmable logic devices
    • 用于降低可编程逻辑器件功耗的计算机辅助设计工具
    • US07555741B1
    • 2009-06-30
    • US11520944
    • 2006-09-13
    • David Ian M. Milton , David Neto , Vaughn Betz
    • David Ian M. Milton , David Neto , Vaughn Betz
    • G06F17/50
    • G06F17/5054 , G06F2217/78
    • Methods and apparatus for designing and producing programmable logic devices are provided. A logic design system may be used to analyze various implementations of a desired logic design for a programmable logic device integrated circuit. The logic design system may be used to produce configuration data for the programmable logic device in accordance with an implementation that minimizes power consumption by the programmable logic device. The programmable logic device contains logic blocks that are used to implement the desired logic design and logic blocks that are unused. Dynamic power consumption can be minimized by identifying which configuration data settings reduce the amount of signal toggling in the unused logic blocks and routing, and by minimizing the capacitance of resources that do toggle. Clock tree power consumption can be reduced by evaluating multiple potential logic design implementations using a strictly concave cost function.
    • 提供了设计和制造可编程逻辑器件的方法和设备。 可以使用逻辑设计系统来分析用于可编程逻辑器件集成电路的期望逻辑设计的各种实现。 逻辑设计系统可以用于根据使可编程逻辑器件的功耗最小化的实现来产生可编程逻辑器件的配置数据。 可编程逻辑器件包含用于实现未使用的所需逻辑设计和逻辑块的逻辑块。 可以通过识别哪些配置数据设置减少未使用的逻辑块和路由中的信号切换量以及通过最小化切换的资源的电容来最小化动态功耗。 通过使用严格的凹成本函数评估多个潜在的逻辑设计实现，可以减少时钟树的功耗。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 6. 发明授权
      US06957412B1 Techniques for identifying functional blocks in a design that match a template and combining the functional blocks into fewer programmable circuit elements 失效
    • Techniques for identifying functional blocks in a design that match a template and combining the functional blocks into fewer programmable circuit elements
    • 用于识别与模板匹配并且将功能块组合成更少的可编程电路元件的设计中的功能块的技术
    • US06957412B1
    • 2005-10-18
    • US10298259
    • 2002-11-15
    • Vaughn Betz , Elias Ahmed , David Neto
    • Vaughn Betz , Elias Ahmed , David Neto
    • G06F17/50
    • G06F17/5054
    • Techniques are provided that combine functional blocks in a user design into fewer programmable circuit elements. Systems and methods of the present invention can combine functional blocks in a user design into a single programmable circuit element. A plurality of functional blocks in a user design that can be combined are identified. The possible combinations of functional blocks can be sorted according to a gain function. The gain function can, for example, weigh routing delays caused by a combination. The most desirable combination is selected from the sorted list of possible combinations. The selected combination is checked to see if it is feasible in light of electrical and user-specified constraints. If the combination is feasible, the combination is performed. Combinations continue to be performed by selecting the most desirable combinations from the sorted list.
    • 提供了将用户设计中的功能块组合成更少的可编程电路元件的技术。 本发明的系统和方法可以将用户设计中的功能块组合成单个可编程电路元件。 识别可以组合的用户设计中的多个功能块。 功能块的可能组合可以根据增益函数进行排序。 增益功能可以例如衡量由组合引起的路由延迟。 最合适的组合是从可能组合的排序列表中选择的。 根据电气和用户指定的限制，检查所选择的组合是否可行。 如果组合可行，则执行组合。 组合继续通过从排序列表中选择最理想的组合来执行。
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    • 7. 发明授权
      US07877555B1 Power-aware RAM processing 有权
    • Power-aware RAM processing
    • 电源感知RAM处理
    • US07877555B1
    • 2011-01-25
    • US11510018
    • 2006-08-24
    • Russell George Tessier , Vaughn Betz , Thiagaraja Golpalsamy , David Neto
    • Russell George Tessier , Vaughn Betz , Thiagaraja Golpalsamy , David Neto
    • G06F12/00
    • G11C5/14 , G11C7/22 , G11C8/12 , G11C2207/2227
    • Logical memories and other logic functions specified in designs are mapped to power-optimized implementations using physical memories and other device resources. A logical memory may be automatically mapped to numerous potential physical implementations. Power consumption is estimated for each potential physical implementation to select the physical implementation providing the best performance with respect to power consumption and any other design constraints. Potential physical implementations can suppress clock transitions via clock enable inputs when embedded memory is not accessed. Read-enable and write-enable signals can be converted to functionally equivalent clock enable signals. Clock enable signals can be created to deactivate unused memory access ports and to deactivate embedded memory blocks during don't-care conditions. Potential physical implementations can slice logical memory into two or more embedded memory blocks to minimize power consumption.
    • 逻辑存储器和设计中指定的其他逻辑功能被映射到使用物理存储器和其他设备资源的功率优化实现。 逻辑存储器可以自动映射到许多潜在的物理实现。 对每个潜在的物理实现估计功耗，以选择在功耗和任何其他设计限制方面提供最佳性能的物理实现。 当未访问嵌入式存储器时，潜在的物理实现可以通过时钟使能输入来抑制时钟转换。 读使能和写使能信号可以转换为功能等效的时钟使能信号。 可以创建时钟使能信号，以禁用未使用的存储器访问端口，并在不保养条件期间停用嵌入式存储器块。 潜在的物理实现可以将逻辑存储器分解成两个或多个嵌入式存储器块，以最小化功耗。
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