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1. 发明专利

TW201711027A 時序電路审中-公开
简体标题：时序电路
公开(公告)号：TW201711027A
公开(公告)日：2017-03-16
申请号：TW105128179
申请日：2016-09-01
申请人：三星電子股份有限公司 , SAMSUNG ELECTRONICS CO., LTD.
发明人：黃鉉澈 , HWANG, HYUNCHUL , 金珉修 , KIM, MINSU
IPC分类号： G11C7/22
CPC分类号： H03K3/356121 , G11C7/1006 , G11C11/4074 , G11C11/4076 , G11C11/4093 , H03K19/20
摘要：在一種時序電路中，第一級用以因應於時脈而對第一節點的電壓進行充電，且因應於所述時脈、第二節點的電壓、及資料而對所述第一節點的所述電壓進行放電；第二級用以因應於所述時脈而對所述第二節點的所述電壓進行充電，且因應於所述時脈及邏輯訊號而對所述第二節點的所述電壓進行放電；組合邏輯用以基於所述第一節點的所述電壓、第二節點的所述電壓、及所述資料來產生所述邏輯訊號；以及鎖存電路用以因應於所述時脈而鎖存所述第二節點的所述電壓。
简体摘要：在一种时序电路中，第一级用以因应于时脉而对第一节点的电压进行充电，且因应于所述时脉、第二节点的电压、及数据而对所述第一节点的所述电压进行放电；第二级用以因应于所述时脉而对所述第二节点的所述电压进行充电，且因应于所述时脉及逻辑信号而对所述第二节点的所述电压进行放电；组合逻辑用以基于所述第一节点的所述电压、第二节点的所述电压、及所述数据来产生所述逻辑信号；以及锁存电路用以因应于所述时脉而锁存所述第二节点的所述电压。

2. 发明专利

TW200901629A 差動比較器 DIFFERENTIAL COMPARATOR 审中-公开
简体标题：差动比较器 DIFFERENTIAL COMPARATOR
公开(公告)号：TW200901629A
公开(公告)日：2009-01-01
申请号：TW096134951
申请日：2007-09-19
申请人：奇景光電股份有限公司 HIMAX TECHNOLOGIES LIMITED
发明人：蘇聰宜 SU, TSUNG YI , 黃國展 HUANG, KUO CHAN
IPC分类号： H03K , H03F
CPC分类号： H03K3/356113 , H03K3/356121
摘要：本發明係提供一種差動比較器。該差動比較器係接收兩個差動訊號並產生一比較結果,其中該比較結果係以一輸出訊號表示,該輸出訊號係位於兩個輸出端當中之一上,以及該兩輸出端係分別位於兩個電流路徑上。該差動比較器係包括兩對正反器電晶體,其分別設置於該兩電流路徑上,以及兩對輸入電晶體,其亦分別設置於該兩電流路徑上。該等電流路徑當中之一上之該等正反器電晶體之閘極係共同耦合至另一電流路徑上而介於該等正反器電晶體之間之該輸出端。該等電流路徑當中之一上之該等輸入電晶體之閘極係分別接收該等差動訊號當中之一之一輸入訊號以及另一差動訊號之一參考訊號。每一輸入電晶體係設置於其所位於之電流路徑上之該輸入端以及該等正反器電晶體當中之一之間。
简体摘要：本发明系提供一种差动比较器。该差动比较器系接收两个差动信号并产生一比较结果,其中该比较结果系以一输出信号表示,该输出信号系位于两个输出端当中之一上,以及该两输出端系分别位于两个电流路径上。该差动比较器系包括两对正反器晶体管,其分别设置于该两电流路径上,以及两对输入晶体管,其亦分别设置于该两电流路径上。该等电流路径当中之一上之该等正反器晶体管之闸极系共同耦合至另一电流路径上而介于该等正反器晶体管之间之该输出端。该等电流路径当中之一上之该等输入晶体管之闸极系分别接收该等差动信号当中之一之一输入信号以及另一差动信号之一参考信号。每一输入晶体管系设置于其所位于之电流路径上之该输入端以及该等正反器晶体管当中之一之间。

3. 发明专利

TW200534585A 高速正反器以及使用此正反器的複合閘 HIGH SPEED FLIP-FLOPS AND COMPLEX GATES USING THE SAME 审中-公开
简体标题：高速正反器以及使用此正反器的复合闸 HIGH SPEED FLIP-FLOPS AND COMPLEX GATES USING THE SAME
公开(公告)号：TW200534585A
公开(公告)日：2005-10-16
申请号：TW094110682
申请日：2005-04-04
申请人：三星電子股份有限公司 SAMSUNG ELECTRONICS CO., LTD.
发明人：金修 KIM, MIN-SU
IPC分类号： H03K
CPC分类号： H03K3/012 , H03K3/356121 , H03K3/356191 , H03K19/20
摘要：本發明提供一種高速正反器與使用此高速正反器的複合閘。該正反器包括在電源供應電壓與接地電壓之間串聯的第一PMOS電晶體與第二及第三NMOS電晶體。其中，第一PMOS電晶體及第二NMOS電晶體的閘極，係連接至輸入資料。第三NMOS電晶體的閘極，係連接至時脈脈衝訊號。位於第一PMOS電晶體及第二NMOS電晶體之間的第一中間節點的邏輯位準，會由第一閂鎖器所閂鎖。該正反器更加包括在電源供應電壓與接地電壓之間串聯的第四PMOS電晶體與第五及第六NMOS電晶體。第四PMOS電晶體及第五NMOS電晶體的閘極，係連接至第一中間節點。第六NMOS電晶體的閘極，係連接至時脈脈衝訊號。位於第四PMOS電晶體及第五NMOS電晶體之間的第二中間節點的邏輯位準，會由第二閂鎖器所閂鎖。因此，正反器的中間節點，係經由兩個邏輯位準會上下切換的NMOS電晶體，連接至接地電壓，而非使用三個或更多個電晶體，因此可縮短裝置的切換時間。
简体摘要：本发明提供一种高速正反器与使用此高速正反器的复合闸。该正反器包括在电源供应电压与接地电压之间串联的第一PMOS晶体管与第二及第三NMOS晶体管。其中，第一PMOS晶体管及第二NMOS晶体管的闸极，系连接至输入数据。第三NMOS晶体管的闸极，系连接至时脉脉冲信号。位于第一PMOS晶体管及第二NMOS晶体管之间的第一中间节点的逻辑位准，会由第一闩锁器所闩锁。该正反器更加包括在电源供应电压与接地电压之间串联的第四PMOS晶体管与第五及第六NMOS晶体管。第四PMOS晶体管及第五NMOS晶体管的闸极，系连接至第一中间节点。第六NMOS晶体管的闸极，系连接至时脉脉冲信号。位于第四PMOS晶体管及第五NMOS晶体管之间的第二中间节点的逻辑位准，会由第二闩锁器所闩锁。因此，正反器的中间节点，系经由两个逻辑位准会上下切换的NMOS晶体管，连接至接地电压，而非使用三个或更多个晶体管，因此可缩短设备的切换时间。

4. 发明专利

TW200402936A 主從正反器 MASTER SLAVE FLIP-FLOP CIRCUIT FUNCTIONING AS EDGE TRIGGER FLIP-FLOP 审中-公开
简体标题：主从正反器 MASTER SLAVE FLIP-FLOP CIRCUIT FUNCTIONING AS EDGE TRIGGER FLIP-FLOP
公开(公告)号：TW200402936A
公开(公告)日：2004-02-16
申请号：TW092102174
申请日：2003-01-30
申请人：三菱電機股份有限公司 MITSUBISHI DENKI KABUSHIKI KAISHA , 三菱電機系統LSI設計股份有限公司 MITSUBISHI ELECTRIC SYSTEM LSI DESIGN CORPORATION
发明人：荒木雅宏 TAMOTSU NOMAKUCHI
IPC分类号： H03K
CPC分类号： H03K3/35625 , H03K3/356121
摘要：課題降低主從正反器的電力消耗。解決手段一種主從正反器，具有將資料切換於流通或保持狀態的主閉鎖電路6，將資料切換於保持或流通狀態的從閉鎖電路7，由時脈信號的H、L，使主閉鎖電路6處於流通狀態以及從閉鎖電路7處於保持狀態，或者是主閉鎖電路6處於保持狀態以及從閉鎖電路7處於流通狀態分別設定的電路設定控制裝置。由時脈信號的變化而產生動作的電晶體數減少，閘極的電力消耗減低。
简体摘要：课题降低主从正反器的电力消耗。解决手段一种主从正反器，具有将数据切换于流通或保持状态的主闭锁电路6，将数据切换于保持或流通状态的从闭锁电路7，由时脉信号的H、L，使主闭锁电路6处于流通状态以及从闭锁电路7处于保持状态，或者是主闭锁电路6处于保持状态以及从闭锁电路7处于流通状态分别设置的电路设置控制设备。由时脉信号的变化而产生动作的晶体管数减少，闸极的电力消耗减低。

5. 发明专利

TW301821B 半導體積體電路及小振幅訊號收訊方法失效
简体标题：半导体集成电路及小振幅信号收讯方法
公开(公告)号：TW301821B
公开(公告)日：1997-04-01
申请号：TW084113246
申请日：1995-12-12
申请人：日立製作所股份有限公司
发明人：小出一夫 , 高橋敏郎
IPC分类号： H03K
CPC分类号： H03K3/356121
摘要：本發明係提供一種以簡單構成實現了高速地收訊資料之半導體積體電路裝置及在半導體積體電路裝置之高速小振幅訊號收訊方法。
同步於時鐘訊號輸入，對於電源電壓接收振幅為小訊號之收訊訊號，而裝設仍以對應於此收訊訊號之小訊號振幅狀態保持之閂鎖電路之輸入緩衝器。使用複數之半導體積體電路裝置將同步於時鐘訊號之訊號傳達對於上述半導體積體電路裝置之動作電壓以小訊號振幅進行時，在收訊側以其原狀之小訊號振幅同步於時鐘訊號保持收訊訊號，而包含傳送到在此收訊側之半導體積體電路裝置之下一段閂鎖電路之組合邏輯電路之訊號傳達路徑中放大上述小訊號振幅之收訊訊號。
简体摘要：本发明系提供一种以简单构成实现了高速地收讯数据之半导体集成电路设备及在半导体集成电路设备之高速小振幅信号收讯方法。同步于时钟信号输入，对于电源电压接收振幅为小信号之收讯信号，而装设仍以对应于此收讯信号之小信号振幅状态保持之闩锁电路之输入缓冲器。使用复数之半导体集成电路设备将同步于时钟信号之信号传达对于上述半导体集成电路设备之动作电压以小信号振幅进行时，在收讯侧以其原状之小信号振幅同步于时钟信号保持收讯信号，而包含发送到在此收讯侧之半导体集成电路设备之下一段闩锁电路之组合逻辑电路之信号传达路径中放大上述小信号振幅之收讯信号。

6. 发明专利

TW201815064A 用於柵欄架構之整合式位準轉換器及鎖存器审中-公开
简体标题：用于栅栏架构之集成式位准转换器及锁存器
公开(公告)号：TW201815064A
公开(公告)日：2018-04-16
申请号：TW105144158
申请日：2016-12-30
申请人：格羅方德半導體公司 , GLOBALFOUNDRIES US INC.
发明人：賓維傑亞拉梵凡卡崔漢文 , BRINGIVIJAYARAGHAVAN, VENKATRAGHAVAN
IPC分类号： H03K5/003 , G11C11/419
CPC分类号： H03K19/018507 , G11C7/1057 , G11C7/1072 , G11C7/1084 , G11C11/417 , G11C11/418 , H03K3/356 , H03K3/356121 , H03K3/356173 , H03K3/356191
摘要：本揭示內容係有關於整合式位準轉換器及鎖存器電路，且更特別的是，有關用於SRAM單元之柵欄架構的整合式位準轉換器及鎖存器電路。用於輸入訊號之該整合式位準轉換器及鎖存器包括第一時脈(CLKS)與第二時脈(CLKH)。該第一時脈(CLKS)用作其時序為正向邊緣之關鍵的預充電及評估時脈，以及該第二時脈(CLKH)為鎖存器時脈。
简体摘要：本揭示内容系有关于集成式位准转换器及锁存器电路，且更特别的是，有关用于SRAM单元之栅栏架构的集成式位准转换器及锁存器电路。用于输入信号之该集成式位准转换器及锁存器包括第一时脉(CLKS)与第二时脉(CLKH)。该第一时脉(CLKS)用作其时序为正向边缘之关键的预充电及评估时脉，以及该第二时脉(CLKH)为锁存器时脉。

7. 发明专利

TWI388123B 相位偵測器，相位比較器及時脈同步裝置有权
简体标题：相位侦测器，相位比较器及时脉同步设备
公开(公告)号：TWI388123B
公开(公告)日：2013-03-01
申请号：TW098104384
申请日：2009-02-11
申请人：日本顯示器西股份有限公司 , JAPAN DISPLAY WEST INC.
发明人：水橋比呂志 , MIZUHASHI, HIROSHI , 千田滿 , SENDA, MICHIRU , 小出元 , KOIDE, GEN
IPC分类号： H03K3/356 , H03K3/037 , H03K5/26 , H03K19/096 , H03K5/135
CPC分类号： H03K3/356121 , G06F1/10 , H03K5/133 , H03K2005/00071 , H03L7/0814 , H03L7/089 , H03L7/091

8. 发明专利

TW201103261A 鎖存結構，除頻器及其操作方法 LATCH STRUCTURE, FREQUENCY DIVIDER, AND METHODS FOR OPERATING SAME 审中-公开
简体标题：锁存结构，除频器及其操作方法 LATCH STRUCTURE, FREQUENCY DIVIDER, AND METHODS FOR OPERATING SAME
公开(公告)号：TW201103261A
公开(公告)日：2011-01-16
申请号：TW098131645
申请日：2009-09-18
申请人：高通公司
发明人：張昆 , 巴奈特肯尼士
IPC分类号： H03K
CPC分类号： H03K3/356121 , H03K5/1565 , H03K23/544
摘要：本發明係關於一種鎖存器，其包括三個電路。第一電路在一第一輸入(D)及一第一時脈相位(CK)均低時將一第一輸出(QB)驅動至一第一位準、在D及CK均高時將該QB驅動至一第二位準，且在將不同邏輯位準施加至D及CK時提供高阻抗(HI-Z)。第二電路在一第三輸入(DB)及一互補時脈相位(CKB)均低時將一第二輸出(Q)驅動至該第一位準、在DB及CKB均高時將該Q驅動至該第二位準，且在將不同邏輯位準施加至DB及CKB時提供HI-Z。第三電路在該第一電路及該第二電路於Q及QB處提供HI-Z時維持Q及QB之電壓。藉由該等鎖存器所建構之奇數除頻器，在不將輸出脈寬限於輸入週期之整數倍數的情況下，產生50%的工作循環操作。
简体摘要：本发明系关于一种锁存器，其包括三个电路。第一电路在一第一输入(D)及一第一时脉相位(CK)均低时将一第一输出(QB)驱动至一第一位准、在D及CK均高时将该QB驱动至一第二位准，且在将不同逻辑位准施加至D及CK时提供高阻抗(HI-Z)。第二电路在一第三输入(DB)及一互补时脉相位(CKB)均低时将一第二输出(Q)驱动至该第一位准、在DB及CKB均高时将该Q驱动至该第二位准，且在将不同逻辑位准施加至DB及CKB时提供HI-Z。第三电路在该第一电路及该第二电路于Q及QB处提供HI-Z时维持Q及QB之电压。借由该等锁存器所建构之奇数除频器，在不将输出脉宽限于输入周期之整数倍数的情况下，产生50%的工作循环操作。

9. 发明专利

TW200952336A 高速低功率鎖存器 HIGH-SPEED LOW-POWER LATCHES 审中-公开
简体标题：高速低功率锁存器 HIGH-SPEED LOW-POWER LATCHES
公开(公告)号：TW200952336A
公开(公告)日：2009-12-16
申请号：TW098116316
申请日：2009-05-15
申请人：高通公司
发明人：張昆 , 穆薩立哈席
IPC分类号： H03K
CPC分类号： H03K3/356139 , H03K3/017 , H03K3/356121 , H03K3/35625 , H03K5/00006 , H03K5/1565
摘要：一高速低功率鎖存器包括三組電晶體。第一組電晶體基於一具有非軌至軌或軌至軌電壓擺動之時脈信號而為鎖存器選擇一追蹤模式或一保持模式。第二組電晶體在該追蹤模式期間基於一輸入信號而捕獲一資料值且提供一輸出信號。第三組電晶體在該保持模式期間儲存該資料值且提供該輸出信號。該輸入信號及該輸出信號具有軌至軌電壓擺動。在另一態樣中，一信號產生器包括至少一鎖存器及一控制電路。該(該等)鎖存器接收一時脈信號且產生一輸出信號。該控制電路感測一自該輸出信號導出的反饋信號之一工作循環且產生一控制信號來調整該(該等)鎖存器之操作以獲得該反饋信號之50％的工作循環。
简体摘要：一高速低功率锁存器包括三组晶体管。第一组晶体管基于一具有非轨至轨或轨至轨电压摆动之时脉信号而为锁存器选择一追踪模式或一保持模式。第二组晶体管在该追踪模式期间基于一输入信号而捕获一数据值且提供一输出信号。第三组晶体管在该保持模式期间存储该数据值且提供该输出信号。该输入信号及该输出信号具有轨至轨电压摆动。在另一态样中，一信号产生器包括至少一锁存器及一控制电路。该(该等)锁存器接收一时脉信号且产生一输出信号。该控制电路传感一自该输出信号导出的反馈信号之一工作循环且产生一控制信号来调整该(该等)锁存器之操作以获得该反馈信号之50％的工作循环。

10. 发明专利

TW200620831A 閘控時脈邏輯電路 GATED CLOCK LOGIC CIRCUIT 审中-公开
简体标题：闸控时脉逻辑电路 GATED CLOCK LOGIC CIRCUIT
公开(公告)号：TW200620831A
公开(公告)日：2006-06-16
申请号：TW094138714
申请日：2005-11-04
申请人：三星電子股份有限公司 SAMSUNG ELECTRONICS CO., LTD.
发明人：金修 KIM, MIN-SU
IPC分类号： H03K
CPC分类号： G06F1/04 , G06F1/3237 , H03K3/012 , H03K3/356121 , H03K5/135 , Y02D10/128
摘要：一種閘控時脈邏輯電路包括一脈衝發生器與一預充電閂鎖器。脈衝發生器產生脈衝訊號以回應時脈訊號，預充電閂鎖器產生閘控時脈訊號以回應時脈訊號、脈衝訊號、以及控制訊號。
简体摘要：一种闸控时脉逻辑电路包括一脉冲发生器与一预充电闩锁器。脉冲发生器产生脉冲信号以回应时脉信号，预充电闩锁器产生闸控时脉信号以回应时脉信号、脉冲信号、以及控制信号。

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