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1. 发明专利

TWI603339B 具有接合在一起的模組晶粒區域的單石積體電路晶粒有权
简体标题：具有接合在一起的模块晶粒区域的单石集成电路晶粒
公开(公告)号：TWI603339B
公开(公告)日：2017-10-21
申请号：TW103122467
申请日：2014-06-30
申请人：吉林克斯公司 , XILINX, INC.
发明人：卡麥羅塔拉法爾C , CAMAROTA, RAFAEL C.
IPC分类号： G11C5/14
CPC分类号： G01R31/26 , G01R31/31721 , G01R31/31723 , G01R31/318505 , G01R31/318516 , H03K19/17728 , H03K19/1774 , H03K19/17772 , H03K19/17788

2. 发明专利

TWI552154B 非揮發性奈米管可程式化邏輯元件及使用該元件之非揮發性奈米管場可程式化閘陣列（一）有权
简体标题：非挥发性奈米管可进程化逻辑组件及使用该组件之非挥发性奈米管场可进程化闸数组（一）
公开(公告)号：TWI552154B
公开(公告)日：2016-10-01
申请号：TW098127191
申请日：2009-08-13
申请人：奈特洛公司 , NANTERO, INC.
发明人：伯汀克勞德 , BERTIN, CLAUDE L. , 沙貝特 , SEGAL, BRENT M.
IPC分类号： G11C16/06
CPC分类号： G11C13/0069 , B82Y10/00 , G11C13/0004 , G11C13/0007 , G11C13/004 , G11C13/0061 , G11C13/025 , G11C23/00 , G11C29/02 , G11C29/021 , G11C29/023 , G11C29/028 , G11C2013/0042 , G11C2013/0054 , G11C2213/35 , G11C2213/82 , H03K19/17728 , H03K19/17736 , H03K19/1776 , H03K19/1778 , H03K19/17796 , Y10S977/94

3. 发明专利

TW201626726A 可再構成之元件及半導體裝置审中-公开
简体标题：可再构成之组件及半导体设备
公开(公告)号：TW201626726A
公开(公告)日：2016-07-16
申请号：TW104131918
申请日：2015-09-25
申请人：太陽誘電股份有限公司 , TAIYO YUDEN CO., LTD.
发明人：佐藤正幸 , SATOU, MASAYUKI , 志水勲 , SHIMIZU, ISAO
IPC分类号： H03K19/173
CPC分类号： H03K19/17728 , G06F9/5061 , G11C7/00 , G11C8/10 , G11C11/418 , G11C11/419 , H03K19/17736 , H03K19/17744 , H03K19/1776 , H04N19/00
摘要：本發明減少自CPU之主記憶體存取，謀求資料處理之高速化。本發明係一種可再構成之元件，其係與主記憶體連接者，且可再構成之元件具備藉由位址線或資料線相互連接之複數個邏輯部，各邏輯部具有：複數條位址線；複數條資料線；位址解碼器，其將自複數條位址線之一部分輸入之位址予以解碼；及記憶胞陣列單元，其具有由位址解碼器之解碼線所特定出之複數個記憶胞，且將自所特定出之記憶胞讀出之資料輸出至資料線；記憶胞陣列單元之位址線與主記憶體之資料輸出線連接。
简体摘要：本发明减少自CPU之主内存存取，谋求数据处理之高速化。本发明系一种可再构成之组件，其系与主内存连接者，且可再构成之组件具备借由位址线或数据线相互连接之复数个逻辑部，各逻辑部具有：复数条位址线；复数条数据线；位址译码器，其将自复数条位址线之一部分输入之位址予以译码；及记忆胞数组单元，其具有由位址译码器之译码线所特定出之复数个记忆胞，且将自所特定出之记忆胞读出之数据输出至数据线；记忆胞数组单元之位址线与主内存之数据输出线连接。

4. 发明专利

TW201523621A 可再構成之邏輯元件审中-公开
简体标题：可再构成之逻辑组件
公开(公告)号：TW201523621A
公开(公告)日：2015-06-16
申请号：TW103128496
申请日：2014-08-19
申请人：太陽誘電股份有限公司 , TAIYO YUDEN CO., LTD.
发明人：佐藤正幸 , SATOU, MASAYUKI , 志水勲 , SHIMIZU, ISAO
IPC分类号： G11C16/24 , G11C16/06
CPC分类号： H03K19/1776 , G11C7/06 , G11C8/10 , H03K19/0948 , H03K19/17728 , H03K19/17736
摘要：本發明可提供一種面積較小之可再構成之邏輯元件。本發明所提供之邏輯元件包括各自記憶構成資訊而構成為邏輯要素及/或連接要素之複數個記憶胞單元；且複數個記憶胞單元之各者包含：對應於記憶胞之行而配置之一對邏輯用位元線、邏輯用字元線、及與一對邏輯用位元線連接之反相器部；反相器部包含：第1CMOS，其自一對邏輯用位元線中之一者接收輸入信號，並且包含第1MOS與第2MOS；及第2CMOS，其自一對邏輯用位元線中之另一者接收輸入信號，並且包含第3MOS及第4MOS；且反相器部將作為第1MOS與第3MOS之輸出信號之組的第1差動信號、及作為第2MOS與第4MOS之輸出信號之組的第2差動信號作為邏輯用資料信號而輸出。
简体摘要：本发明可提供一种面积较小之可再构成之逻辑组件。本发明所提供之逻辑组件包括各自记忆构成信息而构成为逻辑要素及/或连接要素之复数个记忆胞单元；且复数个记忆胞单元之各者包含：对应于记忆胞之行而配置之一对逻辑用比特线、逻辑用字符线、及与一对逻辑用比特线连接之反相器部；反相器部包含：第1CMOS，其自一对逻辑用比特线中之一者接收输入信号，并且包含第1MOS与第2MOS；及第2CMOS，其自一对逻辑用比特线中之另一者接收输入信号，并且包含第3MOS及第4MOS；且反相器部将作为第1MOS与第3MOS之输出信号之组的第1差动信号、及作为第2MOS与第4MOS之输出信号之组的第2差动信号作为逻辑用数据信号而输出。

5. 发明专利

TW201347410A 查找表架構审中-公开
简体标题：查找表架构
公开(公告)号：TW201347410A
公开(公告)日：2013-11-16
申请号：TW102106286
申请日：2013-02-22
申请人： SOITEC公司 , SOITEC
发明人：費蘭特理察 , FERRANT, RICHARD
IPC分类号： H03K19/177
CPC分类号： H03K19/17728 , H01L2924/0002 , H03K19/0013 , H03K19/00315 , H03K19/17792 , H01L2924/00
摘要：本發明有關之查找表架構與FPGA皆包含查找表架構(6000)，該查找表架構包含：一暫存器組(6200、6300)，其包含多個暫存器，用以發出暫存器信號；一可編程邏輯(6100)，包含多數個通閘，被配置至少由暫存器信號所控制；暫存器組和可編程邏輯形成一個查找表，其中該通閘被放置於單一列上。
简体摘要：本发明有关之查找表架构与FPGA皆包含查找表架构(6000)，该查找表架构包含：一寄存器组(6200、6300)，其包含多个寄存器，用以发出寄存器信号；一可编程逻辑(6100)，包含多数个通闸，被配置至少由寄存器信号所控制；寄存器组和可编程逻辑形成一个查找表，其中该通闸被放置於单一列上。

6. 发明专利

TWI326531B 場可編程閘陣列 FIELD PROGRAMMABLE GATE ARRAY 有权
简体标题：场可编程闸数组 FIELD PROGRAMMABLE GATE ARRAY
公开(公告)号：TWI326531B
公开(公告)日：2010-06-21
申请号：TW093124199
申请日：2004-08-12
申请人：奇洛帕司科技公司
发明人：王滿
IPC分类号： H03K
CPC分类号： H03K19/17736 , H03K19/1736 , H03K19/17728
摘要：一種具有層次化內連線結構之場可編程閘陣列(FPGA)被揭露。上述場可編程閘陣列(FPGA)包含邏輯頭與在邏輯頭之間傳遞信號之內連線結構。每一個邏輯頭包含複數個串聯之邏輯區塊，這些邏輯區塊能夠執行組合邏輯。上述邏輯頭能更進一步地區分為兩個獨立的邏輯單元。
简体摘要：一种具有层次化内连接结构之场可编程闸数组(FPGA)被揭露。上述场可编程闸数组(FPGA)包含逻辑头与在逻辑头之间传递信号之内连接结构。每一个逻辑头包含复数个串联之逻辑区块，这些逻辑区块能够运行组合逻辑。上述逻辑头能更进一步地区分为两个独立的逻辑单元。

7. 发明专利

TWI316789B 用於動態重新編程之組合場可編程閘陣列及雙模式晶胞之操作方法 COMBINATION FIELD PROGRAMMABLE GATE ARRAY ALLOWING DYNAMIC REPROGRAMMABILITY 有权
简体标题：用于动态重新编程之组合场可编程闸数组及双模式晶胞之操作方法 COMBINATION FIELD PROGRAMMABLE GATE ARRAY ALLOWING DYNAMIC REPROGRAMMABILITY
公开(公告)号：TWI316789B
公开(公告)日：2009-11-01
申请号：TW094102305
申请日：2005-01-26
申请人：奇洛帕司科技公司
发明人：傑克傑思航彭 , 劉中山 , 葉飛 , 邁克大衛佛利斯勒
IPC分类号： H03K
CPC分类号： G11C11/405 , G11C11/406 , H01L27/0207 , H01L27/108 , H01L27/10894 , H01L27/11807 , H03K19/17728
摘要：本發明揭露一種晶胞，可作為用於儲存資料之動態記憶體晶胞，其係使用於程式化場可編程閘陣列(FPGA)。上述晶胞包含有閘極、源極以及汲極之選擇電晶體，其中此閘極連接至寫入位元線，此源極連接至浮動點節點，而此汲極則連接至列字元線。感測元件係決定儲存於上述浮動點節點上之資料。此外，並提供由上述浮動點節點所控制之開關。
简体摘要：本发明揭露一种晶胞，可作为用于存储数据之动态内存晶胞，其系使用于进程化场可编程闸数组(FPGA)。上述晶胞包含有闸极、源极以及汲极之选择晶体管，其中此闸极连接至写入比特线，此源极连接至浮动点节点，而此汲极则连接至列字符线。传感组件系决定存储于上述浮动点节点上之数据。此外，并提供由上述浮动点节点所控制之开关。

8. 发明专利

TWI601382B 查找表有权
公开(公告)号：TWI601382B
公开(公告)日：2017-10-01
申请号：TW102105765
申请日：2013-02-19
申请人： SOITEC公司 , SOITEC
发明人：費蘭特理察 , FERRANT, RICHARD
IPC分类号： H03K19/177
CPC分类号： H03K19/17728 , H03K19/17764

9. 发明专利

TW201633718A 用於DRAM式可重組邏輯的設備以及方法审中-公开
简体标题：用于DRAM式可重组逻辑的设备以及方法
公开(公告)号：TW201633718A
公开(公告)日：2016-09-16
申请号：TW104142212
申请日：2015-12-16
申请人：三星電子股份有限公司 , SAMSUNG ELECTRONICS CO., LTD.
发明人：高鳴宇 , GAO, MINGYU , 鄭宏忠 , ZHENG, HONGZHONG , 馬拉迪克里希納 T. , MALLADI, KRISHNA T.
IPC分类号： H03K19/177
CPC分类号： H03K19/1776 , H01L25/18 , H01L25/50 , H01L2924/0002 , H03K19/17728 , H03K19/17736 , H01L2924/00
摘要：根據一個通用態樣，一種設備可包含包括多個記憶體子陣列的記憶體陣列。子陣列中的至少一者可被配置為可重組查找表。可重組查找表可包含：多個記憶體單元，經組態以儲存資料；本端列解碼器，經組態以基於一組輸入信號啟動記憶體單元的一或多個列；本端線選擇器，經組態以基於至少一個輸入信號選擇記憶體單元的列的子集。
简体摘要：根据一个通用态样，一种设备可包含包括多个内存子数组的内存数组。子数组中的至少一者可被配置为可重组查找表。可重组查找表可包含：多个内存单元，经组态以存储数据；本端列译码器，经组态以基于一组输入信号启动内存单元的一或多个列；本端线选择器，经组态以基于至少一个输入信号选择内存单元的列的子集。

10. 发明专利

TWI547093B 用於採用非同步初始化的多暫存器的共用邏輯有权
简体标题：用于采用异步初始化的多寄存器的共享逻辑
公开(公告)号：TWI547093B
公开(公告)日：2016-08-21
申请号：TW104143201
申请日：2015-12-22
申请人：萊迪思半導體公司 , LATTICE SEMICONDUCTOR CORPORATION
发明人：夏普賈斯勒布萊德利 , SHARPE-GEISLER, BRADLEY , 姚亭 , YEW, TING , 古那拉特那席那尼 , GUNARATNA, SENANI
IPC分类号： H03K19/0175
CPC分类号： H03K3/35625 , G06F17/505 , G06F17/5054 , H03K3/356156 , H03K19/0016 , H03K19/173 , H03K19/17728

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