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1. 发明专利

TW201310915A 半導體裝置與驅動半導體裝置之方法审中-公开
简体标题：半导体设备与驱动半导体设备之方法
公开(公告)号：TW201310915A
公开(公告)日：2013-03-01
申请号：TW101116523
申请日：2012-05-09
申请人：半導體能源研究所股份有限公司 , SEMICONDUCTOR ENERGY LABORATORY CO., LTD.
发明人：竹村保彥 , TAKEMURA, YASUHIKO
IPC分类号： H03K19/177 , H01L21/768
CPC分类号： H03K19/1736 , H01L27/10805 , H01L27/1207 , H01L27/1225 , H01L27/124 , H01L27/1255 , H03K19/17736 , H03K19/1776 , H03K19/17796
摘要：提供一種使用程式化單元的半導體裝置。提供一種使用該程式化單元的高度可靠的半導體裝置。提供一種使用該程式化單元的高度積體的半導體裝置。在具有改變邏輯單元之間的連接結構之功能的半導體電路中，諸如，可程式邏輯裝置，該等邏輯單元之間或至該等邏輯單元的電源供應之連接及切斷係由使用具有小量的關閉狀態電流或小量的漏電流之絕緣閘場效電晶體的程式化單元控制。在該程式化單元中可配置傳輸閘電路。為降低驅動電壓，在該程式化單元中可配置電容器，且該電容器的該電位在組態期間及操作期間可改變。
简体摘要：提供一种使用进程化单元的半导体设备。提供一种使用该进程化单元的高度可靠的半导体设备。提供一种使用该进程化单元的高度积体的半导体设备。在具有改变逻辑单元之间的连接结构之功能的半导体电路中，诸如，可进程逻辑设备，该等逻辑单元之间或至该等逻辑单元的电源供应之连接及切断系由使用具有小量的关闭状态电流或小量的漏电流之绝缘闸场效应管的进程化单元控制。在该进程化单元中可配置传输门电路。为降低驱动电压，在该进程化单元中可配置电容器，且该电容器的该电位在组态期间及操作期间可改变。

2. 发明专利

TW200518460A 場可編程閘陣列 FIELD PROGRAMMABLE GATE ARRAY 审中-公开
简体标题：场可编程闸数组 FIELD PROGRAMMABLE GATE ARRAY
公开(公告)号：TW200518460A
公开(公告)日：2005-06-01
申请号：TW093124199
申请日：2004-08-12
申请人：奇洛帕司科技公司 KILOPASS TECHNOLOGIES, INC.
发明人：王滿 MAN WANG
IPC分类号： H03K
CPC分类号： H03K19/17736 , H03K19/1736 , H03K19/17728
摘要：一種具有層次化內連線結構之場可編程閘陣列(FPGA)被揭露。上述場可編程閘陣列(FPGA)包含邏輯頭與在邏輯頭之間傳遞信號之內連線結構。每一個邏輯頭包含複數個串聯之邏輯區塊，這些邏輯區塊能夠執行組合邏輯。上述邏輯頭能更進一步地區分為兩個獨立的邏輯單元。
简体摘要：一种具有层次化内连接结构之场可编程闸数组(FPGA)被揭露。上述场可编程闸数组(FPGA)包含逻辑头与在逻辑头之间传递信号之内连接结构。每一个逻辑头包含复数个串联之逻辑区块，这些逻辑区块能够运行组合逻辑。上述逻辑头能更进一步地区分为两个独立的逻辑单元。

3. 发明专利

TW289184B 具多數電路節點與多數可程式互連的積體電路及操作可程式互連之方法失效
简体标题：具多数电路节点与多数可进程互连的集成电路及操作可进程互连之方法
公开(公告)号：TW289184B
公开(公告)日：1996-10-21
申请号：TW084111632
申请日：1995-11-03
申请人：席凱公司
发明人：約瑟夫G.諾蘭 , 約翰M.開伍德 , 理察D.福利曼 , 勞柏J.利普 , 勞柏U.布洛玆
IPC分类号： H03K
CPC分类号： H03K19/1736 , G11C16/0441
摘要：一種可程式之互連其緊密地將一獨立的開關電晶體與分的ＮＶＭ程式與消除元件相整合。該程式元作件係為一ＥＰＲＯＭ電晶體且該消除元件係為一 Fowler-Nordheim通道裝置。一單一的浮置閘由開關電晶體與對此浮置閘充電與放電的ＮＶＭ程式與消除元件共享。該共享的浮置閘結構係為整合的可程式之互連的記憶體結構並控制開關電晶體的阻抗。
简体摘要：一种可进程之互连其紧密地将一独立的开关晶体管与分的ＮＶＭ进程与消除组件相集成。该进程元作件系为一ＥＰＲＯＭ晶体管且该消除组件系为一 Fowler-Nordheim信道设备。一单一的浮置闸由开关晶体管与对此浮置闸充电与放电的ＮＶＭ进程与消除组件共享。该共享的浮置闸结构系为集成的可进程之互连的内存结构并控制开关晶体管的阻抗。

4. 发明专利

TW465190B 實現結合邏輯功能之電路及方法失效
简体标题：实现结合逻辑功能之电路及方法
公开(公告)号：TW465190B
公开(公告)日：2001-11-21
申请号：TW088102939
申请日：1999-02-26
申请人：萬國商業機器公司
发明人：費內多伊索堤斯卡羅
IPC分类号： H03K
CPC分类号： H03K19/1736
摘要：一種移轉邏輯單元(Transfer Logic Cell TLC)電路，該電路當在至少一個控制端子上斷定信號時，於一雙軌輸入與一雙軌輸出間執行非布耳邏輯基本運算，以操作該電路進入'通過'(PASS）,'左'(LEFT）,'互換'(CROSS）,'右'(RIGHT)等四種操作邏輯模式之一，或進入'隔絕'(ISOLATION)或'透通'(TRANSPARENT)等二種非邏輯模式之一，或上述諸模式結合的任何次集合。及一種方法，用來組合許多個TLC電路以陣列式結構實現邏輯功能。
简体摘要：一种移转逻辑单元(Transfer Logic Cell TLC)电路，该电路当在至少一个控制端子上断定信号时，于一双轨输入与一双轨输出间运行非布耳逻辑基本运算，以操作该电路进入'通过'(PASS）,'左'(LEFT）,'互换'(CROSS）,'右'(RIGHT)等四种操作逻辑模式之一，或进入'隔绝'(ISOLATION)或'透通'(TRANSPARENT)等二种非逻辑模式之一，或上述诸模式结合的任何次集合。及一种方法，用来组合许多个TLC电路以数组式结构实现逻辑功能。

5. 发明专利

TW429679B 邏輯閘失效
简体标题：逻辑门
公开(公告)号：TW429679B
公开(公告)日：2001-04-11
申请号：TW087115758
申请日：1998-09-22
申请人：西門斯股份有限公司
发明人：布瑞特强生 , 拉夫屈奈德
IPC分类号： H03K
CPC分类号： H03K19/1736
摘要：本發明設計一種邏輯閘,其可在最少之電路費用情況下依據二個控制信號(LO,Ll)而操作成反相器,NAND-閘或NOR-閘。
简体摘要：本发明设计一种逻辑门,其可在最少之电路费用情况下依据二个控制信号(LO,Ll)而操作成反相器,NAND-闸或NOR-闸。

6. 发明专利

TWI571058B 半導體裝置與驅動半導體裝置之方法有权
简体标题：半导体设备与驱动半导体设备之方法
公开(公告)号：TWI571058B
公开(公告)日：2017-02-11
申请号：TW101116523
申请日：2012-05-09
申请人：半導體能源研究所股份有限公司 , SEMICONDUCTOR ENERGY LABORATORY CO., LTD.
发明人：竹村保彥 , TAKEMURA, YASUHIKO
IPC分类号： H03K19/177 , H01L21/768
CPC分类号： H03K19/1736 , H01L27/10805 , H01L27/1207 , H01L27/1225 , H01L27/124 , H01L27/1255 , H03K19/17736 , H03K19/1776 , H03K19/17796

7. 发明专利

TW298686B 半導體積體電路失效
简体标题：半导体集成电路
公开(公告)号：TW298686B
公开(公告)日：1997-02-21
申请号：TW085103170
申请日：1996-03-16
申请人：日立製作所股份有限公司
发明人：山下春造 , 矢野和男 , 佐佐木靖 , 關浩一
IPC分类号： H03K
CPC分类号： H03K19/1736 , G06F17/505 , H03K19/1737
摘要：一種半導體積體電路，在第１傳送電晶體電路ＰＴ１與第２傳送電晶體電路ＰＴ２之間，於後段閘極施加前段輸出信號，在第２傳送電晶體電路ＰＴ２與第３傳送電晶體電路ＰＴ３之間，於該段之源極吸極通路施加前段輸出信號，於第１傳送電晶體電路ＰＴ１之第１輸入節點Ｉｎ１及第２輸入節點Ｉｎ２施加邏輯上成為獨立關係之第１輸入信號及第２輸入信號。可提供所需之電晶體數量少，可減小消耗功率及延遲現象之發生，實現複雜邏輯功能之傳送電晶體電路。
简体摘要：一种半导体集成电路，在第１发送晶体管电路ＰＴ１与第２发送晶体管电路ＰＴ２之间，于后段闸极施加前段输出信号，在第２发送晶体管电路ＰＴ２与第３发送晶体管电路ＰＴ３之间，于该段之源极吸极通路施加前段输出信号，于第１发送晶体管电路ＰＴ１之第１输入节点Ｉｎ１及第２输入节点Ｉｎ２施加逻辑上成为独立关系之第１输入信号及第２输入信号。可提供所需之晶体管数量少，可减小消耗功率及延迟现象之发生，实现复杂逻辑功能之发送晶体管电路。

8. 发明专利

TW242192B 可變組態的邏輯陣列失效
简体标题：可变组态的逻辑数组
公开(公告)号：TW242192B
公开(公告)日：1995-03-01
申请号：TW083105389
申请日：1994-06-15
申请人：皮爾肯頓電子有限公司
发明人：葛登.史特林.沃克 , 葛瑞.詹姆斯.瓊斯
IPC分类号： H01L , H03K
CPC分类号： H03K19/17736 , H03K19/1736 , H03K19/17704 , H03K19/1774 , H03K19/17744 , H03K19/17796
摘要：一可變組態半導體積體電路，其上包括有一區域由複數個邏輯電路所形成，這些邏輯電路位在分立的區域或格子（ＣＣ）分別界定出一格子陣列。此格子矩陣係被分隔至少成為區（各含有這些格子的陣列）並進而對每一區含有一埠排置，以及一分級的連線資源結構，包括有：（ｉ）泛用連接路徑（Ｇ、Ｘ）與每一區的埠排置具有可選擇的連接。（ｉｉ）中介連接路徑（Ｍ），其自埠排置延伸並且可選擇地與一區中至少某些格子連接，以及（ｉｉｉ）局部直接連接路徑，含一受到限制的信號變換系統。
應用例亦描述及一可變組態半導體積體電路，包含有核心格子（ＣＣ）之一陣列，各格子有一共同的第一項簡單功能以及至少一項附屬功能，有兩項不同的附屬功能，該等核心格子係歸組成格子組其包含核心格子之一陣列小於整個陣列，並且其中核心格子之係被排置成均勻地涵蓋陣列。最好一格子組有四個格子，並且較佳的附屬功能為：線聯的－ＯＲ、ＸＯＲ、Ｄ觸發器和閉鎖功能。
上述特色最好是相結合以產生出一特別有利的可變組態半導體積體電路。
简体摘要：一可变组态半导体集成电路，其上包括有一区域由复数个逻辑电路所形成，这些逻辑电路位在分立的区域或格子（ＣＣ）分别界定出一格子数组。此格子矩阵系被分隔至少成为区（各含有这些格子的数组）并进而对每一区含有一端口排置，以及一分级的连接资源结构，包括有：（ｉ）泛用连接路径（Ｇ、Ｘ）与每一区的端口排置具有可选择的连接。（ｉｉ）中介连接路径（Ｍ），其自端口排置延伸并且可选择地与一区中至少某些格子连接，以及（ｉｉｉ）局部直接连接路径，含一受到限制的信号变换系统。应用例亦描述及一可变组态半导体集成电路，包含有内核格子（ＣＣ）之一数组，各格子有一共同的第一项简单功能以及至少一项附属功能，有两项不同的附属功能，该等内核格子系归组成格子组其包含内核格子之一数组小于整个数组，并且其中内核格子之系被排置成均匀地涵盖数组。最好一格子组有四个格子，并且较佳的附属功能为：线联的－ＯＲ、ＸＯＲ、Ｄ触发器和闭锁功能。上述特色最好是相结合以产生出一特别有利的可变组态半导体集成电路。

9. 发明专利

TWI326531B 場可編程閘陣列 FIELD PROGRAMMABLE GATE ARRAY 有权
简体标题：场可编程闸数组 FIELD PROGRAMMABLE GATE ARRAY
公开(公告)号：TWI326531B
公开(公告)日：2010-06-21
申请号：TW093124199
申请日：2004-08-12
申请人：奇洛帕司科技公司
发明人：王滿
IPC分类号： H03K
CPC分类号： H03K19/17736 , H03K19/1736 , H03K19/17728
摘要：一種具有層次化內連線結構之場可編程閘陣列(FPGA)被揭露。上述場可編程閘陣列(FPGA)包含邏輯頭與在邏輯頭之間傳遞信號之內連線結構。每一個邏輯頭包含複數個串聯之邏輯區塊，這些邏輯區塊能夠執行組合邏輯。上述邏輯頭能更進一步地區分為兩個獨立的邏輯單元。
简体摘要：一种具有层次化内连接结构之场可编程闸数组(FPGA)被揭露。上述场可编程闸数组(FPGA)包含逻辑头与在逻辑头之间传递信号之内连接结构。每一个逻辑头包含复数个串联之逻辑区块，这些逻辑区块能够运行组合逻辑。上述逻辑头能更进一步地区分为两个独立的逻辑单元。

10. 发明专利

TW200707908A 利用功能性可交替之動態邏輯胞陣列之積體電路設計 INTEGRATED CIRCUIT DESIGN UTILIZING ARRAY OF FUNCTIONALLY INTERCHANGEABLE DYNAMIC LOGIC CELLS 审中-公开
简体标题：利用功能性可交替之动态逻辑胞数组之集成电路设计 INTEGRATED CIRCUIT DESIGN UTILIZING ARRAY OF FUNCTIONALLY INTERCHANGEABLE DYNAMIC LOGIC CELLS
公开(公告)号：TW200707908A
公开(公告)日：2007-02-16
申请号：TW095116227
申请日：2006-05-08
申请人：萬國商業機器公司 INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人：克里斯多夫羅伯崔特 TRETZ, CHRISTOPHE ROBERT
IPC分类号： H03K
CPC分类号： G06F17/5036 , H03K19/1736 , H03K19/1772
摘要：本發明提出一種使用一功能性可交替動態邏輯胞陣列之電路配置、積體電路裝置、裝置、程式產品以及方法,以實施一特殊應用邏輯功能於一積體電路設計。每個功能性可交替動態邏輯胞包含一動態邏輯電路,組態以產生與複數個輸入成函數關係的一輸出,以及一輸出閂鎖,組態以閂鎖住邏輯電路產生的輸出。功能性可交替動態邏輯胞陣列藉由規劃功能性可交替動態邏輯胞至少一次集合的輸入和輸出間的複數個導體,實施特殊應用邏輯功能於一特殊邏輯設計。
简体摘要：本发明提出一种使用一功能性可交替动态逻辑胞数组之电路配置、集成电路设备、设备、进程产品以及方法,以实施一特殊应用逻辑功能于一集成电路设计。每个功能性可交替动态逻辑胞包含一动态逻辑电路,组态以产生与复数个输入成函数关系的一输出,以及一输出闩锁,组态以闩锁住逻辑电路产生的输出。功能性可交替动态逻辑胞数组借由规划功能性可交替动态逻辑胞至少一次集合的输入和输出间的复数个导体,实施特殊应用逻辑功能于一特殊逻辑设计。

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