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1. 发明专利

TW200601485A 具有嵌入式電容之半導體元件基材 SEMICONDUCTOR DEVICE SUBSTRATE WITH WMBEDDED CAPACITOR 失效
简体标题：具有嵌入式电容之半导体组件基材 SEMICONDUCTOR DEVICE SUBSTRATE WITH WMBEDDED CAPACITOR
公开(公告)号：TW200601485A
公开(公告)日：2006-01-01
申请号：TW094121961
申请日：2005-06-29
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：林俊杰 LIN, CHUN CHIEH , 李文欽 LEE, WEN CHIN
IPC分类号： H01L
CPC分类号： H01L27/0688 , H01L21/8221 , H01L21/84 , H01L27/10832 , H01L27/10835 , H01L27/10858 , H01L27/10861 , H01L27/1203 , H01L28/55 , H01L28/82
摘要：一種半導體元件之製造方法，此半導體元件包括動態隨機存取記憶晶胞結構，而此動態隨機存取記憶晶胞結構至少包括具有嵌入式電容結構之絕緣層上有矽(Silicon On Insulator; SOI)基材。此半導體元件之製造方法包括：提供基材，此基材至少包括位於上方之第一電性絕緣層；形成第一電性導電層於第一電性絕緣層上，以形成第一電極；形成電容介電層於第一電極上；形成第二電性導電層於電容介電層上，以形成第二電極；形成第二電性絕緣層於第二電極上；以及形成單晶矽層於第二電極上，以形成絕緣層上有矽基材，其中此絕緣層上有矽基材至少包括第一電容結構。
简体摘要：一种半导体组件之制造方法，此半导体组件包括动态随机存取记忆晶胞结构，而此动态随机存取记忆晶胞结构至少包括具有嵌入式电容结构之绝缘层上有硅(Silicon On Insulator; SOI)基材。此半导体组件之制造方法包括：提供基材，此基材至少包括位于上方之第一电性绝缘层；形成第一电性导电层于第一电性绝缘层上，以形成第一电极；形成电容介电层于第一电极上；形成第二电性导电层于电容介电层上，以形成第二电极；形成第二电性绝缘层于第二电极上；以及形成单晶硅层于第二电极上，以形成绝缘层上有硅基材，其中此绝缘层上有硅基材至少包括第一电容结构。

2. 发明专利

TW401626B 高集積半導體記憶體裝置及其製造方法失效
简体标题：高集积半导体内存设备及其制造方法
公开(公告)号：TW401626B
公开(公告)日：2000-08-11
申请号：TW087113901
申请日：1998-08-24
申请人：三星電子股份有限公司
发明人：金奇南
IPC分类号： H01L
CPC分类号： H01L27/10858 , H01L27/1082 , H01L27/10873 , H01L27/1203 , Y10S438/977
摘要：本發明係有關於可減少晶片的大小、提高記憶元件(memory divice)的特性之高集積半導體裝置及其製造方法，係使用溝渠蝕刻罩幕而對加工晶圓之第l半導體基板施以蝕刻以形成溝渠。溝渠中充填入絕緣物質而形成溝渠隔離後，將溝渠蝕刻罩幕部分地蝕刻而形成儲存電極接觸窗。通過儲存電極接觸窗而依序形成可和第l半導體基板電性接續之儲存電極、電容器介電膜、板電極，如此以形成電容器。將其間置有氧化膜之第1半導體基板與裝載晶圓之第2半導體基板結合後，將第l半導體基板平坦化蝕刻至溝渠隔離露出時為止。於平坦化蝕刻後的第l半導體基板上形成具有字元線及接合區域之電晶體，於字元線上部形成可和接合區域電性接續之位元線。依據如此般的半導體裝置及其製造方法，藉由將高集積半導體記憶裝置形成於SOI基板上，可減少隔離空間的大小、用以分離井區與井區之面積消耗、晶片的大小。又藉由將高集積半導體記憶裝置形成於SOI基板上，可將接合電容及接合洩漏電流對元件的影響最小化，又藉由將電晶體在記憶格電容器形成後形成出，即可防止電晶體的特性劣化。又藉由將用以圍繞活性區域之絕緣物質活用於溝渠蝕刻罩幕及溝渠隔離，即可將製程單純化，而可防止因溝渠蝕刻罩幕除去製程所發生之溝渠隔離的特性劣化。又如ＣＯＢ構造般，可確保格電容器的面積，同時如ＣＵＢ構造般，可使平坦化製程變容易。
简体摘要：本发明系有关于可减少芯片的大小、提高记忆组件(memory divice)的特性之高集积半导体设备及其制造方法，系使用沟渠蚀刻罩幕而对加工晶圆之第l半导体基板施以蚀刻以形成沟渠。沟渠中充填入绝缘物质而形成沟渠隔离后，将沟渠蚀刻罩幕部分地蚀刻而形成存储电极接触窗。通过存储电极接触窗而依序形成可和第l半导体基板电性接续之存储电极、电容器介电膜、板电极，如此以形成电容器。将其间置有氧化膜之第1半导体基板与装载晶圆之第2半导体基板结合后，将第l半导体基板平坦化蚀刻至沟渠隔离露出时为止。于平坦化蚀刻后的第l半导体基板上形成具有字符线及接合区域之晶体管，于字符在线部形成可和接合区域电性接续之比特线。依据如此般的半导体设备及其制造方法，借由将高集积半导体记忆设备形成于SOI基板上，可减少隔离空间的大小、用以分离井区与井区之面积消耗、芯片的大小。又借由将高集积半导体记忆设备形成于SOI基板上，可将接合电容及接合泄漏电流对组件的影响最小化，又借由将晶体管在记忆格电容器形成后形成出，即可防止晶体管的特性劣化。又借由将用以围绕活性区域之绝缘物质活用于沟渠蚀刻罩幕及沟渠隔离，即可将制程单纯化，而可防止因沟渠蚀刻罩幕除去制程所发生之沟渠隔离的特性劣化。又如ＣＯＢ构造般，可确保格电容器的面积，同时如ＣＵＢ构造般，可使平坦化制程变容易。

3. 发明专利

TW201724470A 提供動態隨機存取記憶單元之電容的方法、裝置及系統审中-公开
简体标题：提供动态随机存取记忆单元之电容的方法、设备及系统
公开(公告)号：TW201724470A
公开(公告)日：2017-07-01
申请号：TW105126629
申请日：2016-08-19
申请人：英特爾股份有限公司 , INTEL CORPORATION
发明人：尼爾森唐諾德 , NELSON, DONALD W. , 摩洛派翠克 , MORROW, PATRICK , 梅安卓里沙 , MEHANDRU, RISHABH , 理萊克艾倫 , LILAK, AARON , 希亞史蒂芬 , CEA, STEPHEN M.
IPC分类号： H01L27/108
CPC分类号： H01L27/1087 , H01L27/1082 , H01L27/10832 , H01L27/10858 , H01L27/10867
摘要：在本文中說明用以提供電容予積體電路之記憶單元的技術及機制，在實施例中，記憶單元的電晶體包含各種形成於半導體基板的第一側中或第一側上的結構。在處理以形成電晶體之後，進行薄化以使半導體基板的第二側暴露出，第二側和第一側相面對。隨後進行處理於半導體基板之露出的第二側中或第二側上，以形成延伸而耦合至該等電晶體結構的其中一者之電容器於半導體基板中。在另一實施例中，電容器係耦合用以基於電晶體之通道的啟動而累積電荷，該電容器係進一步耦合用以將該電荷經由第二側從該記憶單元送出。
简体摘要：在本文中说明用以提供电容予集成电路之记忆单元的技术及机制，在实施例中，记忆单元的晶体管包含各种形成于半导体基板的第一侧中或第一侧上的结构。在处理以形成晶体管之后，进行薄化以使半导体基板的第二侧暴露出，第二侧和第一侧相面对。随后进行处理于半导体基板之露出的第二侧中或第二侧上，以形成延伸而耦合至该等晶体管结构的其中一者之电容器于半导体基板中。在另一实施例中，电容器系耦合用以基于晶体管之信道的启动而累积电荷，该电容器系进一步耦合用以将该电荷经由第二侧从该记忆单元送出。

4. 发明专利

TWI260730B 具有嵌入式電容之半導體元件基材 SEMICONDUCTOR DEVICE SUBSTRATE WITH WMBEDDED CAPACITOR 失效
简体标题：具有嵌入式电容之半导体组件基材 SEMICONDUCTOR DEVICE SUBSTRATE WITH WMBEDDED CAPACITOR
公开(公告)号：TWI260730B
公开(公告)日：2006-08-21
申请号：TW094121961
申请日：2005-06-29
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：林俊杰 LIN, CHUN CHIEH , 李文欽 LEE, WEN CHIN
IPC分类号： H01L
CPC分类号： H01L27/0688 , H01L21/8221 , H01L21/84 , H01L27/10832 , H01L27/10835 , H01L27/10858 , H01L27/10861 , H01L27/1203 , H01L28/55 , H01L28/82
摘要：一種半導體元件之製造方法，此半導體元件包括動態隨機存取記憶晶胞結構，而此動態隨機存取記憶晶胞結構至少包括具有嵌入式電容結構之絕緣層上有矽(Silicon On Insulator；SOI)基材。此半導體元件之製造方法包括：提供基材，此基材至少包括位於上方之第一電性絕緣層；形成第一電性導電層於第一電性絕緣層上，以形成第一電極；形成電容介電層於第一電極上；形成第二電性導電層於電容介電層上，以形成第二電極；形成第二電性絕緣層於第二電極上；以及形成單晶矽層於第二電極上，以形成絕緣層上有矽基材，其中此絕緣層上有矽基材至少包括第一電容結構。
简体摘要：一种半导体组件之制造方法，此半导体组件包括动态随机存取记忆晶胞结构，而此动态随机存取记忆晶胞结构至少包括具有嵌入式电容结构之绝缘层上有硅(Silicon On Insulator；SOI)基材。此半导体组件之制造方法包括：提供基材，此基材至少包括位于上方之第一电性绝缘层；形成第一电性导电层于第一电性绝缘层上，以形成第一电极；形成电容介电层于第一电极上；形成第二电性导电层于电容介电层上，以形成第二电极；形成第二电性绝缘层于第二电极上；以及形成单晶硅层于第二电极上，以形成绝缘层上有硅基材，其中此绝缘层上有硅基材至少包括第一电容结构。

5. 发明专利

TW201712809A 半導體裝置及電子裝置审中-公开
简体标题：半导体设备及电子设备
公开(公告)号：TW201712809A
公开(公告)日：2017-04-01
申请号：TW105124157
申请日：2016-07-29
申请人：半導體能源研究所股份有限公司 , SEMICONDUCTOR ENERGY LABORATORY CO., LTD.
发明人：山崎舜平 , YAMAZAKI, SHUNPEI
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： G05F3/16 , G11C11/24 , H01L27/1082 , H01L27/10858 , H01L27/10873 , H01L27/1225 , H01L27/124 , H01L27/1255 , H01L27/127 , H01L29/7869
摘要：提供一種低功耗且佔有面積小的半導體裝置或記憶體裝置。一種包括感測放大器及記憶單元的半導體裝置。記憶單元設置在感測放大器上，並且包括與感測放大器重疊的區域。感測放大器包括第一電晶體及第二電晶體。記憶單元包括第三電晶體及電容元件。第一電晶體是p通道型電晶體，第二電晶體及第三電晶體在通道形成區域中包含氧化物半導體。第三電晶體較佳為設置在電容元件上。
简体摘要：提供一种低功耗且占有面积小的半导体设备或内存设备。一种包括传感放大器及记忆单元的半导体设备。记忆单元设置在传感放大器上，并且包括与传感放大器重叠的区域。传感放大器包括第一晶体管及第二晶体管。记忆单元包括第三晶体管及电容组件。第一晶体管是p信道型晶体管，第二晶体管及第三晶体管在信道形成区域中包含氧化物半导体。第三晶体管较佳为设置在电容组件上。

6. 发明专利

TW201347185A 半導體裝置及半導體裝置之製造方法审中-公开
简体标题：半导体设备及半导体设备之制造方法
公开(公告)号：TW201347185A
公开(公告)日：2013-11-16
申请号：TW102100311
申请日：2013-01-04
申请人：瑞薩電子股份有限公司 , RENESAS ELECTRONICS CORPORATION
发明人：砂村潤 , SUNAMURA, HIROSHI , 井上尚也 , INOUE, NAOYA , 金子貴昭 , KANEKO, KISHOU
IPC分类号： H01L29/78 , H01L21/28
CPC分类号： H01L21/76895 , H01L21/76849 , H01L21/823885 , H01L23/49822 , H01L27/0688 , H01L27/10858 , H01L27/1104 , H01L27/11551 , H01L27/1225 , H01L27/124 , H01L29/401 , H01L29/66742 , H01L29/78 , H01L29/78642 , H01L29/7869 , H01L2924/0002 , H01L2924/00
摘要：本發明之目的在於提升設於多層配線層內之半導體元件的性能。本發明之半導體裝置包含：配線102，設於配線層100；配線202，設於疊層於配線層100上之配線層200；閘極電極20，在配線層100與配線層200的疊層方向中位於配線102與配線202之間，且未與配線102及配線202相連接；閘極絕緣膜22，設於閘極電極20的側面上；及半導體層24，隔著閘極絕緣膜22設於閘極電極20的側面上，且與配線102及配線202相連接。
简体摘要：本发明之目的在于提升设于多层配线层内之半导体组件的性能。本发明之半导体设备包含：配线102，设于配线层100；配线202，设于叠层于配线层100上之配线层200；闸极电极20，在配线层100与配线层200的叠层方向中位于配线102与配线202之间，且未与配线102及配线202相连接；闸极绝缘膜22，设于闸极电极20的侧面上；及半导体层24，隔着闸极绝缘膜22设于闸极电极20的侧面上，且与配线102及配线202相连接。

7. 发明专利

TW278237B 利用矽絕緣體技術製成之動態隨機存取記憶體及其製造方法失效
简体标题：利用硅绝缘体技术制成之动态随机存取内存及其制造方法
公开(公告)号：TW278237B
公开(公告)日：1996-06-11
申请号：TW082111174
申请日：1993-12-30
申请人：三星電子股份有限公司
发明人：朴奎燦 , 李庚旭 , 李禮承 , 潘天洙
IPC分类号： H01L
CPC分类号： H01L27/10858 , H01L27/1082
摘要：本發明主要係在於提供一種動態隨機存取記憶體及其製造方法，該方法是先在具有記憶穴部位和周邊部位的半導體基片上將記憶穴部立弄出深凹隙，並形成一電容器，然後再形成電晶體，從而能夠防止電晶體可能因為後續熱處理或接地屏蔽問題而使其特性退化的情況；
本發明的次一目的是提供一種利用矽絕緣體製造動態隨機存取記憶體的方法，以便能完整保住直接晶圓黏著和矽絕緣體技術的優點，並將應用於矽塊的技術直接應用到周邊電路的位置上。只要在厚度不到１００微米之矽絕緣體上的一記憶穴部位中形成一存取電晶體，並在厚度超過１微米之矽絕緣體上形成存取電晶體以外的其他裝置，據以展現出矽塊上所形成之裝置的特性，便可達成此目的。
简体摘要：本发明主要系在于提供一种动态随机存取内存及其制造方法，该方法是先在具有记忆穴部位和周边部位的半导体基片上将记忆穴部立弄出深凹隙，并形成一电容器，然后再形成晶体管，从而能够防止晶体管可能因为后续热处理或接地屏蔽问题而使其特性退化的情况；本发明的次一目的是提供一种利用硅绝缘体制造动态随机存取内存的方法，以便能完整保住直接晶圆黏着和硅绝缘体技术的优点，并将应用于硅块的技术直接应用到周边电路的位置上。只要在厚度不到１００微米之硅绝缘体上的一记忆穴部位中形成一存取晶体管，并在厚度超过１微米之硅绝缘体上形成存取晶体管以外的其他设备，据以展现出硅块上所形成之设备的特性，便可达成此目的。

8. 发明专利

TW569397B 具垂直金氧半導體電晶體之動態隨機存取記憶體單元配置及其製造方法失效
简体标题：具垂直金属氧化物半导体晶体管之动态随机存取内存单元配置及其制造方法
公开(公告)号：TW569397B
公开(公告)日：2004-01-01
申请号：TW091110504
申请日：2002-05-20
申请人：億恒科技公司 INFINEON TECHNOLOGIES AKTIENGESELLSCHAFT
发明人：迪爾席羅捨 TILL SCHLOESSER , 布來恩李 BRIAN LEE
IPC分类号： H01L
CPC分类号： H01L27/10858 , H01L27/10852 , H01L27/10876
摘要：本發明揭示一種沿著該記憶體單元矩陣之其中一行配置的通道區(6)，係為受閘極介電層(9)包圍之肋條(7)的各部份。位於其中一列的金氧半導體電晶體閘電極(11，12)係帶狀字元線(10)的各部份，因此在該記憶體單元矩陣的每個交叉點處，都會有一垂直雙閘金氧半導體電晶體，該相關聯字元線(10)的閘電極(11，12)係形成於相關聯的肋條(7)兩側的溝渠(5)內。
简体摘要：本发明揭示一种沿着该内存单元矩阵之其中一行配置的信道区(6)，系为受闸极介电层(9)包围之肋条(7)的各部份。位于其中一列的金属氧化物半导体晶体管闸电极(11，12)系带状字符线(10)的各部份，因此在该内存单元矩阵的每个交叉点处，都会有一垂直双闸金属氧化物半导体晶体管，该相关联字符线(10)的闸电极(11，12)系形成于相关联的肋条(7)两侧的沟渠(5)内。

9. 发明专利

TW492182B 用於動態隨機存取記憶體(DRAM)裝置之動態隨機存取記憶體(DRAM)單元及其製造方法失效
简体标题：用于动态随机存取内存(DRAM)设备之动态随机存取内存(DRAM)单元及其制造方法
公开(公告)号：TW492182B
公开(公告)日：2002-06-21
申请号：TW090113574
申请日：2001-06-05
申请人：印芬龍科技股份有限公司
发明人：法蘭茲霍夫曼 , 堤爾史屈羅什
IPC分类号： H01L
CPC分类号： H01L27/10858 , H01L27/1082 , H01L27/10823 , H01L27/10876 , H01L27/1203
摘要：用於動態隨機存取記憶體(DRAM)之動態隨機存取記憶體(DRAM)單元，具有：一MOSFET選擇電晶體，該 MOSFET選擇電晶體具有一汲極區及一源極區於一半導體基板縱列(3)中，一電流通道，該電流通道以垂直方向延伸於該汲極與源極區之間且其可藉所配置之一控制閘極電極(10)予以致動；一電容器，其係堆疊於該MOSFET選擇電晶體下方且電性地連接於該半導體基板縱列(3)中之該源極區；一金屬位元線(20)，其係位於該MOSFET選擇電晶體上方且係電性地連接於該半導體基板縱列(3)中；一金屬字元線(9)，直接地電性接觸該MOSFET選擇電晶體[lacuna]之該控制閘極電極(10)，該金屬字元線(9)相對於該金屬位元線(20)而垂直地延伸，使以直接與自行對齊的方式電性接觸於該半導體基板縱列(3)之該汲極區。
简体摘要：用于动态随机存取内存(DRAM)之动态随机存取内存(DRAM)单元，具有：一MOSFET选择晶体管，该 MOSFET选择晶体管具有一汲极区及一源极区于一半导体基板纵列(3)中，一电流信道，该电流信道以垂直方向延伸于该汲极与源极区之间且其可藉所配置之一控制闸极电极(10)予以致动；一电容器，其系堆栈于该MOSFET选择晶体管下方且电性地连接于该半导体基板纵列(3)中之该源极区；一金属比特线(20)，其系位于该MOSFET选择晶体管上方且系电性地连接于该半导体基板纵列(3)中；一金属字符线(9)，直接地电性接触该MOSFET选择晶体管[lacuna]之该控制闸极电极(10)，该金属字符线(9)相对于该金属比特线(20)而垂直地延伸，使以直接与自行对齐的方式电性接触于该半导体基板纵列(3)之该汲极区。

10. 发明专利

TW437069B 製作DRAM元件的方法失效
简体标题：制作DRAM组件的方法
公开(公告)号：TW437069B
公开(公告)日：2001-05-28
申请号：TW087121757
申请日：1998-12-28
申请人：現代電子產業股份有限公司
发明人：許然
IPC分类号： H01L
CPC分类号： H01L27/10885 , H01L27/10852 , H01L27/10858 , H01L27/10876 , H01L27/10888 , H01L27/10894 , H01L27/1203
摘要：在一種製作動態隨機存取記憶體(DRAM)的方法，其中由於電容器及位元線可在矽層相反兩側形成因而可避免電容器及位元線之間的寄生電容的增加;在動態隨機存取記憶體(DRAM)中，每層都有繞線存在並彼此連接，因而在矽基板較上端及較下端形成的導電層圖案可彼此連接;根據本發明形成之動態隨機存取記憶體(DRAM)包含步驟如下:提供一絕緣層上有矽基板(SOI)，含有第一矽層、一掩埋氧化膜及第二矽層的堆疊結構;在第二矽層上形成隔離膜;分別在第二矽層及隔離膜上形成第一溝槽及第二溝槽;在第一溝槽及第二溝槽兩側形成閘極電極;藉由注入雜質至矽層在第一溝槽兩側之上表面形成第一雜質區域及第二雜質區域，在第一溝槽下形成第三雜質區域以及在第二溝槽下形成第四雜質區域;在整個基板上形成第一中間絕緣層;在第一中間絕緣層上形成第一、第二及第三接觸孔分別使第一、第二及第四雜質區域裸露;形成經由第一及第二接觸孔，與第一及第二雜質區域接觸之電容器，以及形成經由第三接觸孔，與第四雜質區域接觸之第一線;形成第二中間絕緣層來覆蓋電容器及第一中間絕緣層上之第一線;在第二中間絕緣層上形成使第一線裸露的第四接觸孔;在第二中間絕緣層上形成經由第四接觸孔，包含與第一線接觸之第二線的第一導電層圖案;將基板焊接至第三中間絕緣層;將第一矽層移去;在掩埋氧化膜上形成第五及第六接觸孔分別使得第三及第四雜質區域裸露;在掩埋氧化膜上分別經由第五及第六接觸孔，形成與第三及第四雜質區域相連之位元線及第三線;在位元線、第三線及掩埋氧化膜上形成第四中間絕緣層;形成使第四中間絕緣層上第三線裸露之第七接觸孔;以及在第四中間絕緣層上,形成包含經由第七接觸孔，與第三線接觸之第四線的第二導電層圖案。
简体摘要：在一种制作动态随机存取内存(DRAM)的方法，其中由于电容器及比特线可在硅层相反两侧形成因而可避免电容器及比特线之间的寄生电容的增加;在动态随机存取内存(DRAM)中，每层都有绕线存在并彼此连接，因而在硅基板较上端及较下端形成的导电层图案可彼此连接;根据本发明形成之动态随机存取内存(DRAM)包含步骤如下:提供一绝缘层上有硅基板(SOI)，含有第一硅层、一掩埋氧化膜及第二硅层的堆栈结构;在第二硅层上形成隔离膜;分别在第二硅层及隔离膜上形成第一沟槽及第二沟槽;在第一沟槽及第二沟槽两侧形成闸极电极;借由注入杂质至硅层在第一沟槽两侧之上表面形成第一杂质区域及第二杂质区域，在第一沟槽下形成第三杂质区域以及在第二沟槽下形成第四杂质区域;在整个基板上形成第一中间绝缘层;在第一中间绝缘层上形成第一、第二及第三接触孔分别使第一、第二及第四杂质区域裸露;形成经由第一及第二接触孔，与第一及第二杂质区域接触之电容器，以及形成经由第三接触孔，与第四杂质区域接触之第一线;形成第二中间绝缘层来覆盖电容器及第一中间绝缘层上之第一线;在第二中间绝缘层上形成使第一线裸露的第四接触孔;在第二中间绝缘层上形成经由第四接触孔，包含与第一线接触之第二线的第一导电层图案;将基板焊接至第三中间绝缘层;将第一硅层移去;在掩埋氧化膜上形成第五及第六接触孔分别使得第三及第四杂质区域裸露;在掩埋氧化膜上分别经由第五及第六接触孔，形成与第三及第四杂质区域相连之比特线及第三线;在比特线、第三线及掩埋氧化膜上形成第四中间绝缘层;形成使第四中间绝缘层上第三线裸露之第七接触孔;以及在第四中间绝缘层上,形成包含经由第七接触孔，与第三线接触之第四线的第二导电层图案。

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