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1. 发明专利

TW201349237A 控制存取信號之電壓層級以減少半導體記憶體中之存取干擾审中-公开
简体标题：控制存取信号之电压层级以减少半导体内存中之存取干扰
公开(公告)号：TW201349237A
公开(公告)日：2013-12-01
申请号：TW102114617
申请日：2013-04-24
申请人： ARM股份有限公司 , ARM LIMITED
发明人：尙姆甘亞瑪蘭斯 , SHANMUGAM, AMARANTH , 麥提百卡斯 , MAITI, BIKAS , 史庫皮文森菲利普 , SCHUPPE, VINCENT PHILLIPPE , 陳信宇 , CHEN, HSIN YU , 鍾怡康 , CHONG, YEW KEONG , 金凱德馬丁傑 , KINKADE, MARTIN JAY
IPC分类号： G11C11/412
CPC分类号： G11C7/02 , G11C8/08 , G11C11/418
摘要：本文介紹了一種用於儲存資料之半導體記憶體儲存裝置。半導體記憶體儲存裝置具有用於儲存資料之複數個儲存單元，每個儲存單元包含：存取控制裝置，該存取控制裝置經配置以回應存取控制信號，以向儲存單元提供對資料存取埠之存取或隔離；及存取控制電路系統，該存取控制電路系統經配置以沿複數個存取控制線路中之一者傳輸存取控制信號以控制複數個存取控制裝置，該等複數個存取控制裝置連接至複數個存取控制線路中之一者。其中，存取控制電路系統包含：電壓供應線路，用於向存取控制線路供應電壓之電壓供應線路；至少一電容器；用於將至少一電容器連接至電壓供應線路之電壓控制開關電路系統；及用於將選定存取控制線路連接至電壓供應線路之存取控制線路開關電路系統。其中，存取控制電路系統經配置以回應資料存取請求信號，以存取選定儲存單元，該選定儲存單元連接至相對應之選定存取控制線路，以便：控制電壓控制開關電路系統以將至少一電容器連接至電壓供應線路，以便使至少一電容器由電壓供應線路充電，且電壓供應線路上之電壓層級降低；及控制存取控制線路開關電路系統以將選定存取控制線路連接至具有降低之電壓層級的電壓供應線路。
简体摘要：本文介绍了一种用于存储数据之半导体内存存储设备。半导体内存存储设备具有用于存储数据之复数个存储单元，每个存储单元包含：存取控制设备，该存取控制设备经配置以回应存取控制信号，以向存储单元提供对数据存取端口之存取或隔离；及存取控制电路系统，该存取控制电路系统经配置以沿复数个存取控制线路中之一者传输存取控制信号以控制复数个存取控制设备，该等复数个存取控制设备连接至复数个存取控制线路中之一者。其中，存取控制电路系统包含：电压供应线路，用于向存取控制线路供应电压之电压供应线路；至少一电容器；用于将至少一电容器连接至电压供应线路之电压控制开关电路系统；及用于将选定存取控制线路连接至电压供应线路之存取控制线路开关电路系统。其中，存取控制电路系统经配置以回应数据存取请求信号，以存取选定存储单元，该选定存储单元连接至相对应之选定存取控制线路，以便：控制电压控制开关电路系统以将至少一电容器连接至电压供应线路，以便使至少一电容器由电压供应线路充电，且电压供应线路上之电压层级降低；及控制存取控制线路开关电路系统以将选定存取控制线路连接至具有降低之电压层级的电压供应线路。

2. 发明专利

TWI603329B 改善半導體記憶體之讀取穩定性有权
简体标题：改善半导体内存之读取稳定性
公开(公告)号：TWI603329B
公开(公告)日：2017-10-21
申请号：TW100144690
申请日：2011-12-05
申请人： ARM股份有限公司 , ARM LIMITED
发明人：伊剛濟薩青薩帝許 , IDGUNJI, SACHIN SATISH , 賈傑沃爾漢門吉烏瑪肯特 , GAJJEWAR, HEMANGI UMAKANT , 舒培文生菲利浦 , SCHUPPE, VINCENT PHILIPPE , 鍾怡康 , CHONG, YEW KEONG , 陳信宇 , CHEN, HSIN YU
IPC分类号： G11C11/413
CPC分类号： G11C7/222 , G11C8/08 , G11C8/10 , G11C8/16 , G11C11/41 , G11C11/412 , G11C11/413 , G11C11/418 , G11C11/419

3. 发明专利

TWI600011B 用於控制存取信號之電壓層級以減少半導體記憶體中之存取干擾的方法、裝置、構件及電腦程式產品有权
简体标题：用于控制存取信号之电压层级以减少半导体内存中之存取干扰的方法、设备、构件及电脑进程产品
公开(公告)号：TWI600011B
公开(公告)日：2017-09-21
申请号：TW102114617
申请日：2013-04-24
申请人： ARM股份有限公司 , ARM LIMITED
发明人：尙姆甘亞瑪蘭斯 , SHANMUGAM, AMARANTH , 麥提百卡斯 , MAITI, BIKAS , 史庫皮文森菲利普 , SCHUPPE, VINCENT PHILLIPPE , 陳信宇 , CHEN, HSIN YU , 鍾怡康 , CHONG, YEW KEONG , 金凱德馬丁傑 , KINKADE, MARTIN JAY
IPC分类号： G11C11/412
CPC分类号： G11C7/02 , G11C8/08 , G11C11/418

4. 发明专利

TWI515724B 具有寫入加強與寫入輔助的記憶體電路系統有权
简体标题：具有写入加强与写入辅助的内存电路系统
公开(公告)号：TWI515724B
公开(公告)日：2016-01-01
申请号：TW101113244
申请日：2012-04-13
申请人： ARM股份有限公司 , ARM LIMITED
发明人：文基賀夫尼可拉斯凱瑞能強漢尼思 , VAN WINKELHOFF, NICOLAAS KLARINUS JOHANNES , 高亞吉羅德尚路易士 , GOUYA, GERALD JEAN LOUIS , 陳信宇 , CHEN, HSIN YU
IPC分类号： G11C11/413
CPC分类号： G11C7/02 , G11C7/1006 , G11C7/1075 , G11C7/12 , G11C8/16

5. 发明专利

TWI588839B 記憶體中字元線電壓之控制有权
简体标题：内存中字符线电压之控制
公开(公告)号：TWI588839B
公开(公告)日：2017-06-21
申请号：TW100142076
申请日：2011-11-17
申请人： ARM股份有限公司 , ARM LIMITED
发明人：鍾怡康 , CHONG, YEW KEONG , 陳信宇 , CHEN, HSIN YU
IPC分类号： G11C7/12 , G11C8/08
CPC分类号： G11C8/08 , G11C11/418

6. 发明专利

TW201447899A 記憶體裝置以及在此種記憶體裝置中控制漏電流的方法审中-公开
简体标题：内存设备以及在此种内存设备中控制漏电流的方法
公开(公告)号：TW201447899A
公开(公告)日：2014-12-16
申请号：TW103107636
申请日：2014-03-06
申请人： ARM股份有限公司 , ARM LIMITED
发明人：鍾怡康 , CHONG, YEW KEONG , 曼格桑傑 , MANGAL, SANJAY , 陳信宇 , CHEN, HSIN YU
IPC分类号： G11C16/26
CPC分类号： G11C7/18 , G11C16/10 , G11C16/24 , G11C16/26
摘要：提供一種記憶體裝置，包含設置為複數列與行的記憶體細胞元陣列，每一列耦接至相關聯的讀取字線且每一行形成至少一個行群組，其中每一行群組的記憶體細胞元耦接至相關聯的讀取位元線。每一行群組具有活躍作業模式與非活躍作業模式，在活躍作業模式中可對彼行群組內的啟動記憶體細胞元執行讀取作業，在非活躍作業模式中無法執行讀取作業。對於在活躍作業模式中的每一行群組，使用預充電電路系統以在讀取作業之前將相關聯的讀取位元線預充電至第一電壓位準。每一記憶體細胞元具有連接在相關聯的讀取位元線與不同於第一電壓位準的第二電壓位準之間的耦接電路系統，且在讀取作業中，相關聯於啟動記憶體細胞元的耦接電路系統經配置以根據儲存在彼啟動記憶體細胞元內的資料值，選擇性地將相關聯的讀取位元線朝向第二電壓位準放電。記憶體裝置進一步包含箝位電路系統，對於在非活躍作業模式中的每一行群組，箝位電路系統經配置以將相關聯的讀取位元線連接至第二電壓位準，以移除通過彼行群組的每一記憶體細胞元的耦接電路系統的漏電流路徑。此種作法顯著地減少了操作在非活躍作業模式中的記憶體裝置部件所貢獻的漏電流。
简体摘要：提供一种内存设备，包含设置为复数列与行的内存细胞元数组，每一列耦接至相关联的读取字线且每一行形成至少一个行群组，其中每一行群组的内存细胞元耦接至相关联的读取比特线。每一行群组具有活跃作业模式与非活跃作业模式，在活跃作业模式中可对彼行群组内的启动内存细胞元运行读取作业，在非活跃作业模式中无法运行读取作业。对于在活跃作业模式中的每一行群组，使用预充电电路系统以在读取作业之前将相关联的读取比特线预充电至第一电压位准。每一内存细胞元具有连接在相关联的读取比特线与不同于第一电压位准的第二电压位准之间的耦接电路系统，且在读取作业中，相关联于启动内存细胞元的耦接电路系统经配置以根据存储在彼启动内存细胞元内的数据值，选择性地将相关联的读取比特线朝向第二电压位准放电。内存设备进一步包含箝位电路系统，对于在非活跃作业模式中的每一行群组，箝位电路系统经配置以将相关联的读取比特线连接至第二电压位准，以移除通过彼行群组的每一内存细胞元的耦接电路系统的漏电流路径。此种作法显着地减少了操作在非活跃作业模式中的内存设备部件所贡献的漏电流。

7. 发明专利

TW201230033A 改善半導體記憶體之讀取穩定性 IMPROVING READ STABILITY OF A SEMICONDUCTOR MEMORY 审中-公开
简体标题：改善半导体内存之读取稳定性 IMPROVING READ STABILITY OF A SEMICONDUCTOR MEMORY
公开(公告)号：TW201230033A
公开(公告)日：2012-07-16
申请号：TW100144690
申请日：2011-12-05
申请人： ARM股份有限公司
发明人：伊剛濟薩青薩帝許 , 賈傑沃爾漢門吉烏瑪肯特 , 舒培文生菲利浦 , 鍾怡康 , 陳信宇
IPC分类号： G11C
CPC分类号： G11C7/222 , G11C8/08 , G11C8/10 , G11C8/16 , G11C11/41 , G11C11/412 , G11C11/413 , G11C11/418 , G11C11/419
摘要：茲揭示一種半導體記憶體儲存裝置。記憶體包含用於儲存資料的複數個儲存細胞元,與存取控制電路系統,每一儲存細胞元包含存取控制裝置,存取控制裝置用以回應於存取控制訊號,而使儲存細胞元存取資料存取埠或隔離自資料存取埠,存取控制電路系統用以沿著存取控制線傳輸存取控制訊號,以控制連接至存取控制線的複數個存取控制裝置。存取控制電路系統藉由將供應至存取控制線的電壓位準以第一平均速率提升至第一電壓位準,並隨後回應於接收到另一訊號而將供應至存取控制線的電壓位準從第一電壓位準提升至預定較高電壓位準,來回應資料存取要求訊號,且將電壓位準從第一電壓位準提升至預定較高電壓位準的另一平均速率係低於提升至第一位準的第一平均速率。
简体摘要：兹揭示一种半导体内存存储设备。内存包含用于存储数据的复数个存储细胞元,与存取控制电路系统,每一存储细胞元包含存取控制设备,存取控制设备用以回应于存取控制信号,而使存储细胞元存取数据存取端口或隔离自数据存取端口,存取控制电路系统用以沿着存取控制线传输存取控制信号,以控制连接至存取控制线的复数个存取控制设备。存取控制电路系统借由将供应至存取控制线的电压位准以第一平均速率提升至第一电压位准,并随后回应于接收到另一信号而将供应至存取控制线的电压位准从第一电压位准提升至预定较高电压位准,来回应数据存取要求信号,且将电压位准从第一电压位准提升至预定较高电压位准的另一平均速率系低于提升至第一位准的第一平均速率。

8. 发明专利

TW201241837A 記憶體中字元線電壓之控制 WORDLINE VOLTAGE CONTROL WITHIN A MEMORY 审中-公开
简体标题：内存中字符线电压之控制 WORDLINE VOLTAGE CONTROL WITHIN A MEMORY
公开(公告)号：TW201241837A
公开(公告)日：2012-10-16
申请号：TW100142076
申请日：2011-11-17
申请人： ARM股份有限公司
发明人：鍾怡康 , 陳信宇
IPC分类号： G11C
CPC分类号： G11C8/08 , G11C11/418
摘要：本發明提供一種記憶體電路2,此記憶體電路2包括位元胞(bit cell)4,這些位元胞4經選定用於以字元線20上之字元線電壓讀取。字元線電壓控制電路系統26產生一二段(two-step)字元線電壓訊號,字元線電壓首先被增大至中間位準,令位元胞4得以藉由字元線電晶體12弱耦接至位元線8。在第一延遲期間,電壓持續維持在中間位準。在第一延遲期間後,字元線電壓增大至全軌値(full rail value)且在第二延遲期間維持全軌値。隨後,字元線電壓在讀取操作結束時返回低位準。此二段字元線電壓訊號為位元胞4提供較佳的存取干擾邊際(access disturb margin)。
简体摘要：本发明提供一种内存电路2,此内存电路2包括比特胞(bit cell)4,这些比特胞4经选定用于以字符线20上之字符线电压读取。字符线电压控制电路系统26产生一二段(two-step)字符线电压信号,字符线电压首先被增大至中间位准,令比特胞4得以借由字符线晶体管12弱耦接至比特线8。在第一延迟期间,电压持续维持在中间位准。在第一延迟期间后,字符线电压增大至全轨値(full rail value)且在第二延迟期间维持全轨値。随后,字符线电压在读取操作结束时返回低位准。此二段字符线电压信号为比特胞4提供较佳的存取干扰边际(access disturb margin)。

9. 发明专利

TW201250685A 具有寫入加強與寫入輔助的記憶體電路系統 MEMORY CIRCUITRY WITH WRITE BOOST AND WRITE ASSIST 审中-公开
简体标题：具有写入加强与写入辅助的内存电路系统 MEMORY CIRCUITRY WITH WRITE BOOST AND WRITE ASSIST
公开(公告)号：TW201250685A
公开(公告)日：2012-12-16
申请号：TW101113244
申请日：2012-04-13
申请人： ARM股份有限公司
发明人：文基賀夫尼可拉斯凱瑞能強漢尼思 , 高亞吉羅德尚路易士 , 陳信宇
IPC分类号： G11C
CPC分类号： G11C7/02 , G11C7/1006 , G11C7/1075 , G11C7/12 , G11C8/16
摘要：一種記憶體電路系統2包括記憶體單元12,該記憶體單元12耦接至複數個位元線對18、24,該複數個位元線對18、24提供多個存取埠。寫入加强電路36用來在寫入存取之至少加强階段期間增加施加於寫入資料値至記憶體單元之寫入電壓。當該寫入存取在時間上至少部分地與讀出存取重疊時,碰撞偵測電路10偵測。若偵測出碰撞,則寫入輔助電路用來使用寫入輔助電壓差驅動該偵測讀出存取之位元線對,該寫入輔助電壓差具有與寫入電壓相同之極性及小於施加加强電壓之寫入電壓之大小。該寫入輔助電路獨立於施加加强電壓之該寫入加强電路驅動該碰撞讀取之位元線對,以使得該加强電壓在該寫入輔助電路之作用下不減少。
简体摘要：一种内存电路系统2包括内存单元12,该内存单元12耦接至复数个比特线对18、24,该复数个比特线对18、24提供多个存取端口。写入加强电路36用来在写入存取之至少加强阶段期间增加施加于写入数据値至内存单元之写入电压。当该写入存取在时间上至少部分地与读出存取重叠时,碰撞侦测电路10侦测。若侦测出碰撞,则写入辅助电路用来使用写入辅助电压差驱动该侦测读出存取之比特线对,该写入辅助电压差具有与写入电压相同之极性及小于施加加强电压之写入电压之大小。该写入辅助电路独立于施加加强电压之该写入加强电路驱动该碰撞读取之比特线对,以使得该加强电压在该写入辅助电路之作用下不减少。

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