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热词
    • 2. 发明专利
    • 三元內容可定址記憶體
    • 三元内容可寻址内存
    • TW201511002A
    • 2015-03-16
    • TW103116873
    • 2014-05-13
    • ARM股份有限公司ARM LIMITED
    • 揚葛斯YEUNG, GUS鍾怡康CHONG, YEW KEONG陳旺坤CHEN, ANDY WANGKUN
    • G11C11/56G11C15/00
    • G11C15/00G11C11/56G11C15/04
    • 本文介紹一種三元內容可定址記憶體(Ternary content addressable memory;TCAM),該記憶體具有至少一TCAM單元,該單元包含第一及第二記憶體位元單元以用於儲存表示單元狀態之第一及第二位元值,該單元狀態包含第一單元狀態、第二單元狀態,及屏蔽單元狀態中之一者。第一及第二記憶體位元單元共享一對位元線以用於存取第一及第二位元值。存取控制電路系統經提供以用於回應於時脈訊號而在時脈週期之第一部分期間觸發對第一記憶體位元單元之讀取或寫入存取,及在時脈週期之第二部分期間觸發對第二讀取位元單元之讀取存取或寫入存取。
    • 本文介绍一种三元内容可寻址内存(Ternary content addressable memory;TCAM),该内存具有至少一TCAM单元,该单元包含第一及第二内存比特单元以用于存储表示单元状态之第一及第二比特值,该单元状态包含第一单元状态、第二单元状态,及屏蔽单元状态中之一者。第一及第二内存比特单元共享一对比特线以用于存取第一及第二比特值。存取控制电路系统经提供以用于回应于时脉信号而在时脉周期之第一部分期间触发对第一内存比特单元之读取或写入存取,及在时脉周期之第二部分期间触发对第二读取比特单元之读取存取或写入存取。
    • 3. 发明专利
    • 控制存取信號之電壓層級以減少半導體記憶體中之存取干擾
    • 控制存取信号之电压层级以减少半导体内存中之存取干扰
    • TW201349237A
    • 2013-12-01
    • TW102114617
    • 2013-04-24
    • ARM股份有限公司ARM LIMITED
    • 尙姆甘亞瑪蘭斯SHANMUGAM, AMARANTH麥提百卡斯MAITI, BIKAS史庫皮文森菲利普SCHUPPE, VINCENT PHILLIPPE陳信宇CHEN, HSIN YU鍾怡康CHONG, YEW KEONG金凱德馬丁傑KINKADE, MARTIN JAY
    • G11C11/412
    • G11C7/02G11C8/08G11C11/418
    • 本文介紹了一種用於儲存資料之半導體記憶體儲存裝置。半導體記憶體儲存裝置具有用於儲存資料之複數個儲存單元,每個儲存單元包含:存取控制裝置,該存取控制裝置經配置以回應存取控制信號,以向儲存單元提供對資料存取埠之存取或隔離;及存取控制電路系統,該存取控制電路系統經配置以沿複數個存取控制線路中之一者傳輸存取控制信號以控制複數個存取控制裝置,該等複數個存取控制裝置連接至複數個存取控制線路中之一者。其中,存取控制電路系統包含:電壓供應線路,用於向存取控制線路供應電壓之電壓供應線路;至少一電容器;用於將至少一電容器連接至電壓供應線路之電壓控制開關電路系統;及用於將選定存取控制線路連接至電壓供應線路之存取控制線路開關電路系統。其中,存取控制電路系統經配置以回應資料存取請求信號,以存取選定儲存單元,該選定儲存單元連接至相對應之選定存取控制線路,以便:控制電壓控制開關電路系統以將至少一電容器連接至電壓供應線路,以便使至少一電容器由電壓供應線路充電,且電壓供應線路上之電壓層級降低;及控制存取控制線路開關電路系統以將選定存取控制線路連接至具有降低之電壓層級的電壓供應線路。
    • 本文介绍了一种用于存储数据之半导体内存存储设备。半导体内存存储设备具有用于存储数据之复数个存储单元,每个存储单元包含:存取控制设备,该存取控制设备经配置以回应存取控制信号,以向存储单元提供对数据存取端口之存取或隔离;及存取控制电路系统,该存取控制电路系统经配置以沿复数个存取控制线路中之一者传输存取控制信号以控制复数个存取控制设备,该等复数个存取控制设备连接至复数个存取控制线路中之一者。其中,存取控制电路系统包含:电压供应线路,用于向存取控制线路供应电压之电压供应线路;至少一电容器;用于将至少一电容器连接至电压供应线路之电压控制开关电路系统;及用于将选定存取控制线路连接至电压供应线路之存取控制线路开关电路系统。其中,存取控制电路系统经配置以回应数据存取请求信号,以存取选定存储单元,该选定存储单元连接至相对应之选定存取控制线路,以便:控制电压控制开关电路系统以将至少一电容器连接至电压供应线路,以便使至少一电容器由电压供应线路充电,且电压供应线路上之电压层级降低;及控制存取控制线路开关电路系统以将选定存取控制线路连接至具有降低之电压层级的电压供应线路。
    • 4. 发明专利
    • 改善半導體記憶體之讀取穩定性 IMPROVING READ STABILITY OF A SEMICONDUCTOR MEMORY
    • 改善半导体内存之读取稳定性 IMPROVING READ STABILITY OF A SEMICONDUCTOR MEMORY
    • TW201230033A
    • 2012-07-16
    • TW100144690
    • 2011-12-05
    • ARM股份有限公司
    • 伊剛濟薩青薩帝許賈傑沃爾漢門吉烏瑪肯特舒培文生菲利浦鍾怡康陳信宇
    • G11C
    • G11C7/222G11C8/08G11C8/10G11C8/16G11C11/41G11C11/412G11C11/413G11C11/418G11C11/419
    • 茲揭示一種半導體記憶體儲存裝置。記憶體包含用於儲存資料的複數個儲存細胞元,與存取控制電路系統,每一儲存細胞元包含存取控制裝置,存取控制裝置用以回應於存取控制訊號,而使儲存細胞元存取資料存取埠或隔離自資料存取埠,存取控制電路系統用以沿著存取控制線傳輸存取控制訊號,以控制連接至存取控制線的複數個存取控制裝置。存取控制電路系統藉由將供應至存取控制線的電壓位準以第一平均速率提升至第一電壓位準,並隨後回應於接收到另一訊號而將供應至存取控制線的電壓位準從第一電壓位準提升至預定較高電壓位準,來回應資料存取要求訊號,且將電壓位準從第一電壓位準提升至預定較高電壓位準的另一平均速率係低於提升至第一位準的第一平均速率。
    • 兹揭示一种半导体内存存储设备。内存包含用于存储数据的复数个存储细胞元,与存取控制电路系统,每一存储细胞元包含存取控制设备,存取控制设备用以回应于存取控制信号,而使存储细胞元存取数据存取端口或隔离自数据存取端口,存取控制电路系统用以沿着存取控制线传输存取控制信号,以控制连接至存取控制线的复数个存取控制设备。存取控制电路系统借由将供应至存取控制线的电压位准以第一平均速率提升至第一电压位准,并随后回应于接收到另一信号而将供应至存取控制线的电压位准从第一电压位准提升至预定较高电压位准,来回应数据存取要求信号,且将电压位准从第一电压位准提升至预定较高电压位准的另一平均速率系低于提升至第一位准的第一平均速率。
    • 10. 发明专利
    • 具有省電模式的記憶體
    • 具有省电模式的内存
    • TW201506606A
    • 2015-02-16
    • TW103120874
    • 2014-06-17
    • ARM股份有限公司ARM LIMITED
    • 陳旺坤CHEN, ANDY WANGKUN鍾怡康CHONG, YEW KEONG席亞卡拉詹蘇力蘭THYAGARAJAN, SRIRAM揚葛斯YEUNG, GUS
    • G06F1/32G11C5/14G11C8/08
    • G11C11/417G11C5/148
    • 本文介紹具有正常模式及省電模式之一種記憶體。該記憶體具有位元線預充電電路系統,該電路系統在正常模式期間選擇性地將一對位元線耦接至預充電節點以將位元線充電至給定電壓位準。在省電模式期間,位元線與預充電節點絕緣。提供電壓控制電路系統以在正常模式期間將預充電節點維持在第一電壓位準,及在省電模式期間將預充電節點維持在小於第一電壓位準之第二電壓位準。藉由在省電模式期間減少預充電節點處之電壓位準,可減少在自省電模式切換至正常模式時產生之合閘電流量,及此舉使得在自省電模式返回至正常模式時能夠減少喚醒時間。
    • 本文介绍具有正常模式及省电模式之一种内存。该内存具有比特线预充电电路系统,该电路系统在正常模式期间选择性地将一对比特线耦接至预充电节点以将比特线充电至给定电压位准。在省电模式期间,比特线与预充电节点绝缘。提供电压控制电路系统以在正常模式期间将预充电节点维持在第一电压位准,及在省电模式期间将预充电节点维持在小于第一电压位准之第二电压位准。借由在省电模式期间减少预充电节点处之电压位准,可减少在自省电模式切换至正常模式时产生之合闸电流量,及此举使得在自省电模式返回至正常模式时能够减少唤醒时间。