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1. 发明专利

TWI680583B 具有不對稱外形之鰭部結構的裝置及形成方法有权
简体标题：具有不对称外形之鳍部结构的设备及形成方法
公开(公告)号：TWI680583B
公开(公告)日：2019-12-21
申请号：TW104138802
申请日：2015-11-23
申请人：美商英特爾股份有限公司 , INTEL CORPORATION
发明人：瑞奇曼第威利 , RACHMADY, WILLY , 梅茲馬修 , METZ, MATTHEW V. , 莫哈帕拉錢德拉 , MOHAPATRA, CHANDRA , 狄威吉伯特 , DEWEY, GILBERT , 雷奧洛比納迪亞 , RAHHAL-ORABI, NADIA , 甘尼塔何 , GHANI, TAHIR , 莫希安拿 , MURTHY, ANAND , 卡瓦萊羅斯傑克 , KAVALIEROS, JACK T. , 葛雷斯葛蘭 , GLASS, GLENN
IPC分类号： H01L29/78 , H01L21/336

2. 发明专利

TW201843742A 達成在單一晶粒上的複數電晶體鰭部尺度的技術审中-公开
简体标题：达成在单一晶粒上的复数晶体管鳍部尺度的技术
公开(公告)号：TW201843742A
公开(公告)日：2018-12-16
申请号：TW107122648
申请日：2015-02-04
申请人：美商英特爾股份有限公司 , INTEL CORPORATION
发明人：葛雷斯葛蘭 , GLASS, GLENN , 莫希安拿 , MURTHY, ANAND
IPC分类号： H01L21/335 , H01L21/8232 , H01L27/105
摘要：本發明揭露一種用於達成在單一晶粒或半導體基板上的複數鰭部尺度的技術。在某些情況中，複數鰭部尺度係使用修整蝕刻製程藉由微影蝕刻界定(例如，硬遮罩及圖案化)待修整區域、留下未受影響之剩餘晶粒來達成。在這些情況中，修整蝕刻僅在鰭部之通道區上執行，亦即當此通道區在置換閘極製程期間重覆曝露時。修整蝕刻可將被修整鰭部之寬度(或諸鰭部之通道區)窄縮例如2至6nm。或者、或是除此之外，修整可以減低鰭部之高度。本技術可包括任意數量之圖案化及修整製程，以便在一既定晶粒上達成許多鰭部尺度及/或鰭部通道尺度，其可使用在積體電路及系統晶片(SOC)應用上。
简体摘要：本发明揭露一种用于达成在单一晶粒或半导体基板上的复数鳍部尺度的技术。在某些情况中，复数鳍部尺度系使用修整蚀刻制程借由微影蚀刻界定(例如，硬遮罩及图案化)待修整区域、留下未受影响之剩余晶粒来达成。在这些情况中，修整蚀刻仅在鳍部之信道区上运行，亦即当此信道区在置换闸极制程期间重复曝露时。修整蚀刻可将被修整鳍部之宽度(或诸鳍部之信道区)窄缩例如2至6nm。或者、或是除此之外，修整可以减低鳍部之高度。本技术可包括任意数量之图案化及修整制程，以便在一既定晶粒上达成许多鳍部尺度及/或鳍部信道尺度，其可使用在集成电路及系统芯片(SOC)应用上。

3. 发明专利

TWI635541B 達成在單一晶粒上的複數電晶體鰭部尺度的技術有权
简体标题：达成在单一晶粒上的复数晶体管鳍部尺度的技术
公开(公告)号：TWI635541B
公开(公告)日：2018-09-11
申请号：TW106117038
申请日：2015-02-04
申请人：美商英特爾股份有限公司 , INTEL CORPORATION
发明人：葛雷斯葛蘭 , GLASS, GLENN , 莫希安拿 , MURTHY, ANAND
IPC分类号： H01L21/335 , H01L21/8232 , H01L27/105

4. 发明专利

TW201824567A 用於ＰＭＯＳ整合之第ＩＶ族電晶體审中-公开
简体标题：用于ＰＭＯＳ集成之第ＩＶ族晶体管
公开(公告)号：TW201824567A
公开(公告)日：2018-07-01
申请号：TW107102233
申请日：2012-12-18
申请人：美商英特爾股份有限公司 , INTEL CORPORATION
发明人：葛雷斯葛蘭 , GLASS, GLENN , 莫希安拿 , MURTHY, ANAND
IPC分类号： H01L29/78 , H01L21/28
摘要：所揭露之技術係用以形成第IV族電晶體裝置，其具有高鍺濃度之源極/汲極區域，且相對傳統裝置表現出降低的寄生電阻。在某些範例具體實施例中，源極/汲極區域之每一者包括薄的p型矽或鍺或矽鍺沉積，且源極/汲極材料沉積的剩餘物為p型鍺或鍺合金(例如鍺：錫或其他適合的應變誘導物，且具有至少80原子百分比的鍺含量及20原子百分比或更低的其他成分)。在某些情況中，應變鬆弛的證據可於富含鍺的蓋層中觀察到，包括錯位差排及/或穿透差排及/或雙晶。可使用許多電晶體組態，包括平面及非平面電晶體結構兩者(例如鰭式場效電晶體及奈米線電晶體)、以及應變及非應變通道結構。
简体摘要：所揭露之技术系用以形成第IV族晶体管设备，其具有高锗浓度之源极/汲极区域，且相对传统设备表现出降低的寄生电阻。在某些范例具体实施例中，源极/汲极区域之每一者包括薄的p型硅或锗或硅锗沉积，且源极/汲极材料沉积的剩余物为p型锗或锗合金(例如锗：锡或其他适合的应变诱导物，且具有至少80原子百分比的锗含量及20原子百分比或更低的其他成分)。在某些情况中，应变松弛的证据可于富含锗的盖层中观察到，包括错位差排及/或穿透差排及/或双晶。可使用许多晶体管组态，包括平面及非平面晶体管结构两者(例如鳍式场效应管及奈米线晶体管)、以及应变及非应变信道结构。

5. 发明专利

TW201824552A 包含使用不同半導體材料的源極／汲極區的穿隧電晶體审中-公开
简体标题：包含使用不同半导体材料的源极／汲极区的穿隧晶体管
公开(公告)号：TW201824552A
公开(公告)日：2018-07-01
申请号：TW106127969
申请日：2017-08-17
申请人：美商英特爾股份有限公司 , INTEL CORPORATION
发明人：楊艾恩 , YOUNG, IAN , 莫希安拿 , MURTHY, ANAND , 葛雷斯葛蘭 , GLASS, GLENN , 艾維可尤嘉 , AVCI, UYGAR
IPC分类号： H01L29/423 , H01L29/66 , H01L29/73 , H01L29/78 , H01L21/8238
摘要：揭示了用於形成穿隧電晶體的技術，其包含源極及汲極(S/D)區使用不同材料。使用材料帶隙工程，技術增強電晶體裝置的能力，其使用量子穿隧，例如穿隧場效電晶體(TFET)及費米濾波器FET(FFFET)，以阻擋從源極至汲極(經過通道)且從源極至接地/基板的關閉狀態漏電流。材料帶隙工程可合併基於材料的帶偏位組件以控制關閉狀態洩漏。此帶偏位可擴展使用傳統材料組態(例如，單成分材料組態)可達成的受限的能帶偏位，因為此傳統材料組態於超過臨界摻雜濃度時，對於給定的源極對汲極電壓於固定的尺度沒有額外的漏電流下降。例如，增加帶偏位可增加載子必須克服以達到通道區的阻障，因而降低關閉狀態洩漏。
简体摘要：揭示了用于形成穿隧晶体管的技术，其包含源极及汲极(S/D)区使用不同材料。使用材料带隙工程，技术增强晶体管设备的能力，其使用量子穿隧，例如穿隧场效应管(TFET)及费米滤波器FET(FFFET)，以阻挡从源极至汲极(经过信道)且从源极至接地/基板的关闭状态漏电流。材料带隙工程可合并基于材料的带偏位组件以控制关闭状态泄漏。此带偏位可扩展使用传统材料组态(例如，单成分材料组态)可达成的受限的能带偏位，因为此传统材料组态于超过临界掺杂浓度时，对于给定的源极对汲极电压于固定的尺度没有额外的漏电流下降。例如，增加带偏位可增加载子必须克服以达到信道区的阻障，因而降低关闭状态泄漏。

6. 发明专利

TW201824554A 包括使用碳基蝕刻停止層之源極／汲極區的穿隧式電晶體审中-公开
简体标题：包括使用碳基蚀刻停止层之源极／汲极区的穿隧式晶体管
公开(公告)号：TW201824554A
公开(公告)日：2018-07-01
申请号：TW106128786
申请日：2017-08-24
申请人：美商英特爾股份有限公司 , INTEL CORPORATION
发明人：楊艾恩 , YOUNG, IAN , 莫希安拿 , MURTHY, ANAND , 葛雷斯葛蘭 , GLASS, GLENN , 艾維可尤嘉 , AVCI, UYGAR
IPC分类号： H01L29/423 , H01L29/66 , H01L29/73 , H01L29/78 , H01L21/8238
摘要：揭露用以形成穿隧式電晶體之技術，該穿隧式電晶體包括使用碳基蝕刻停止層的源極和汲極(S/D)區。碳基蝕刻停止層可被形成於S/D區上，以協助防止S/D接觸溝槽蝕刻處理不當地蝕刻入該S/D區。此外，於某些情況下，材料帶隙工程可被用以提升穿隧式電晶體裝置之能力，該電晶體諸如穿隧場效電晶體(TFET)及費米過濾器FET(FFFET)，用以抵抗從源極至汲極(通過該通道)和從源極至接地/基底之關狀態漏電流。此材料帶隙工程可藉由使用不同材料於該些S/D區中以結合材料為基的帶補償組件來控制關狀態漏電，用以延伸於其使用單組成材料組態所可達成之有限的能量帶補償上。增加帶補償可增加其載子所需克服以到達通道區的障壁，藉此減少關狀態漏電。
简体摘要：揭露用以形成穿隧式晶体管之技术，该穿隧式晶体管包括使用碳基蚀刻停止层的源极和汲极(S/D)区。碳基蚀刻停止层可被形成于S/D区上，以协助防止S/D接触沟槽蚀刻处理不当地蚀刻入该S/D区。此外，于某些情况下，材料带隙工程可被用以提升穿隧式晶体管设备之能力，该晶体管诸如穿隧场效应管(TFET)及费米过滤器FET(FFFET)，用以抵抗从源极至汲极(通过该信道)和从源极至接地/基底之关状态漏电流。此材料带隙工程可借由使用不同材料于该些S/D区中以结合材料为基的带补偿组件来控制关状态漏电，用以延伸于其使用单组成材料组态所可达成之有限的能量带补偿上。增加带补偿可增加其载子所需克服以到达信道区的障壁，借此减少关状态漏电。

7. 发明专利

TW201824374A 隔離子鰭部漏洩的系統、方法和裝置审中-公开
简体标题：隔离子鳍部漏泄的系统、方法和设备
公开(公告)号：TW201824374A
公开(公告)日：2018-07-01
申请号：TW106127489
申请日：2017-08-14
申请人：美商英特爾股份有限公司 , INTEL CORPORATION
发明人：甘尼塔何 , GHANI, TAHIR , 卡瓦李耶羅傑克 , KAVALIEROS, JACK , 莫希安拿 , MURTHY, ANAND , 肯奈爾哈洛 , KENNEL, HAROLD , 葛雷斯葛蘭 , GLASS, GLENN , 阿格拉瓦艾希許 , AGRAWAL, ASHISH , 朱功班傑明 , CHU-KUNG, BENJAMIN , 成承訓 , SUNG, SEUNG HOON , 勒凡 , LE, VAN , 邱克賽西達哈斯 , CHOUKSEY, SIDDHARTH , 黃政穎 , HUANG, CHENG YING
IPC分类号： H01L21/28 , H01L21/265 , H01L29/36 , H01L29/41
摘要：有關矽鍺(SiGe)/淺溝槽隔離(STI)介面的子鰭部漏洩問題可以用環形佈植來予以減緩。環形佈植被用來形成高電阻層。例如，矽基板層(204)係耦合至SiGe層，其係耦合至鍺(Ge)層。閘極係設置於Ge層上。佈植被佈植於Ge層中，其致使該層變得更具電阻性。然而，區域由於正被閘極所保護(或覆蓋)而並未受到該佈植，所以該區域仍然比剩下的Ge層較不具電阻性。在有些實施例中，Ge層的電阻區可被蝕刻及/或下切(蝕刻底切或EUC)可被實施，以使Ge層之未被佈植的Ge區暴露出。
简体摘要：有关硅锗(SiGe)/浅沟槽隔离(STI)界面的子鳍部漏泄问题可以用环形布植来予以减缓。环形布植被用来形成高电阻层。例如，硅基板层(204)系耦合至SiGe层，其系耦合至锗(Ge)层。闸极系设置于Ge层上。布植被布植于Ge层中，其致使该层变得更具电阻性。然而，区域由于正被闸极所保护(或覆盖)而并未受到该布植，所以该区域仍然比剩下的Ge层较不具电阻性。在有些实施例中，Ge层的电阻区可被蚀刻及/或下切(蚀刻底切或EUC)可被实施，以使Ge层之未被布植的Ge区暴露出。

8. 发明专利

TWI697961B 達成在單一晶粒上的複數電晶體鰭部尺度的技術有权
简体标题：达成在单一晶粒上的复数晶体管鳍部尺度的技术
公开(公告)号：TWI697961B
公开(公告)日：2020-07-01
申请号：TW107122648
申请日：2015-02-04
申请人：美商英特爾股份有限公司 , INTEL CORPORATION
发明人：葛雷斯葛蘭 , GLASS, GLENN , 莫希安拿 , MURTHY, ANAND
IPC分类号： H01L21/335 , H01L21/8232 , H01L27/105

9. 发明专利

TWI697053B 磊晶生長之源極/汲極電晶體區域的碳基介面有权
简体标题：磊晶生长之源极/汲极晶体管区域的碳基界面
公开(公告)号：TWI697053B
公开(公告)日：2020-06-21
申请号：TW105114728
申请日：2016-05-12
申请人：美商英特爾股份有限公司 , INTEL CORPORATION
发明人：葛雷斯葛蘭 , GLASS, GLENN , 凱派翠克 , KEYS, PATRICK H. , 肯拿哈洛德 , KENNEL, HAROLD W. , 梅安卓里沙 , MEHANDRU, RISHABH , 莫希安拿 , MURTHY, ANAND , 強普納森卡希克 , JAMBUNATHAN, KARTHIK
IPC分类号： H01L21/336 , H01L29/78

10. 发明专利

TW201826374A 使用定向選擇性蝕刻來製造奈米線電晶體审中-公开
简体标题：使用定向选择性蚀刻来制造奈米线晶体管
公开(公告)号：TW201826374A
公开(公告)日：2018-07-16
申请号：TW106128461
申请日：2017-08-22
申请人：美商英特爾股份有限公司 , INTEL CORPORATION
发明人：葛雷斯葛蘭 , GLASS, GLENN , 密斯特卡威奈比爾 , MISTKAWI, NABIL
IPC分类号： H01L21/306 , H01L21/28 , H01L29/40
摘要：揭露了用於使用定向選擇性蝕刻來製造奈米線電晶體之技術。一般來說，採用給定蝕刻劑的選擇性濕式蝕刻可以被用於移除至少一個「選擇材料」，而不移除暴露於所述蝕刻的其它材料(或者以相對較慢的速率移除其它材料)。本文描述的技術藉由包含定向分量來擴大這樣的選擇性蝕刻程序。定向選擇性蝕刻可包含僅(或主要)在目標方向移除選擇材料和/或在非目標方向不將材料移除的選擇性蝕刻。舉例來說，一或多條SiGe奈米線可以從交替的犧牲Si和非犧牲SiGe層的堆疊被形成，其中定向選擇性蝕刻在水平方向上將犧牲Si層移除，而沒有不利地影響暴露的次通道/子鰭Si(藉由使用在垂直方向上不移除Si的蝕刻劑)。
简体摘要：揭露了用于使用定向选择性蚀刻来制造奈米线晶体管之技术。一般来说，采用给定蚀刻剂的选择性湿式蚀刻可以被用于移除至少一个“选择材料”，而不移除暴露于所述蚀刻的其它材料(或者以相对较慢的速率移除其它材料)。本文描述的技术借由包含定向分量来扩大这样的选择性蚀刻进程。定向选择性蚀刻可包含仅(或主要)在目标方向移除选择材料和/或在非目标方向不将材料移除的选择性蚀刻。举例来说，一或多条SiGe奈米线可以从交替的牺牲Si和非牺牲SiGe层的堆栈被形成，其中定向选择性蚀刻在水平方向上将牺牲Si层移除，而没有不利地影响暴露的次信道/子鳍Si(借由使用在垂直方向上不移除Si的蚀刻剂)。

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