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1. 发明专利

TWI692853B 半導體記憶裝置有权
简体标题：半导体记忆设备
公开(公告)号：TWI692853B
公开(公告)日：2020-05-01
申请号：TW108108434
申请日：2019-03-13
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：長友健 , NAGATOMO, TAKESHI , 泉達雄 , IZUMI, TATSUO , 鈴木亮太 , SUZUKI, RYOTA , 西川拓也 , NISHIKAWA, TAKUYA , 中嶋康人 , NAKAJIMA, YASUHITO , 高山大希 , TAKAYAMA, DAIKI , 內藤大明 , NAITO, HIROAKI , 川口元気 , KAWAGUCHI, GENKI
IPC分类号： H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582

2. 发明专利

TWI690064B 半導體裝置有权
简体标题：半导体设备
公开(公告)号：TWI690064B
公开(公告)日：2020-04-01
申请号：TW107121476
申请日：2018-06-22
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：水谷斉治 , MIZUTANI, MASAHARU , 峯村洋一 , MINEMURA, YOICHI
IPC分类号： H01L27/1157 , H01L27/11578

3. 发明专利

TWI684264B 半導體記憶裝置及其製造方法有权
简体标题：半导体记忆设备及其制造方法
公开(公告)号：TWI684264B
公开(公告)日：2020-02-01
申请号：TW107128727
申请日：2018-08-17
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：松村明 , MATSUMURA, AKIRA
IPC分类号： H01L27/1157 , H01L27/11582

4. 发明专利

TW201834221A 三維記憶體元件的混和鍵合接觸結構审中-公开
简体标题：三维内存组件的混和键合接触结构
公开(公告)号：TW201834221A
公开(公告)日：2018-09-16
申请号：TW107107718
申请日：2018-03-07
申请人：大陸商長江存儲科技有限責任公司 , YANGTZE MEMORY TECHNOLOGIES CO., LTD.
发明人：呂震宇 , LU, ZHENYU , 楊士寧 , YANG, SIMON SHI-NING , 潘鋒 , PAN, FENG , 楊偉毅 , YANG, STEVE WIYI , 陳俊 , CHEN, JUN , 吳關平 , WU, GUANPING , 施文廣 , SHI, WENGUANG , 程衛華 , CHENG, WEIHUA
IPC分类号： H01L27/11578 , H01L27/1157
摘要：揭露一種三維記憶體元件的貫穿陣列接觸結構及其製造方法的實施例。記憶體元件包括設置於第一基底上的交替堆疊層。交替堆疊層包括第一區域與第二區域，第一區域包括介電質交替堆疊，第二區域包括導體/介電質交替堆疊。記憶體元件另包括垂直延伸而穿過交替堆疊層以橫向分離第一區域與第二區域的阻障結構、位於第一區域內並各自垂直延伸而穿過介電質交替堆疊的貫穿陣列接觸、接觸貫穿陣列接觸的陣列互連層、形成於第二基底上的周邊電路。陣列互連層鍵合於周邊互連層上，使得周邊電路電連接貫穿陣列接觸的其中至少一個。
简体摘要：揭露一种三维内存组件的贯穿数组接触结构及其制造方法的实施例。内存组件包括设置于第一基底上的交替堆栈层。交替堆栈层包括第一区域与第二区域，第一区域包括介电质交替堆栈，第二区域包括导体/介电质交替堆栈。内存组件另包括垂直延伸而穿过交替堆栈层以横向分离第一区域与第二区域的阻障结构、位于第一区域内并各自垂直延伸而穿过介电质交替堆栈的贯穿数组接触、接触贯穿数组接触的数组互连层、形成于第二基底上的周边电路。数组互连层键合于周边互连层上，使得周边电路电连接贯穿数组接触的其中至少一个。

5. 发明专利

TW202023036A 半導體記憶裝置审中-公开
简体标题：半导体记忆设备
公开(公告)号：TW202023036A
公开(公告)日：2020-06-16
申请号：TW108128858
申请日：2019-08-14
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：乳井浩平 , NYUI, KOHEI , 鹿嶋孝之 , KASHIMA, TAKAYUKI
IPC分类号： H01L27/1157
摘要：本發明之實施形態之半導體記憶裝置包含複數個第1導電體層、第2導電體層、第1柱及第2柱。第2導電體層設置於複數個第1導電體層之上方。第1柱貫通複數個第1導電體層且包含沿第1方向延伸之第1半導體層之一部分。第2柱貫通第2導電體層且包含第1半導體層之另一部分，設置於第1柱上。與基板平行且包含第2導電體層之截面中之第2柱之截面積小於與基板平行且包含第1導電體層之截面中之第1柱之截面積。第1半導體層包含與最上層之第1導電體層對向之第1部分、及與第2導電體層對向之第2部分，第1半導體層至少自第1部分至第2部分為連續膜。
简体摘要：本发明之实施形态之半导体记忆设备包含复数个第1导电体层、第2导电体层、第1柱及第2柱。第2导电体层设置于复数个第1导电体层之上方。第1柱贯通复数个第1导电体层且包含沿第1方向延伸之第1半导体层之一部分。第2柱贯通第2导电体层且包含第1半导体层之另一部分，设置于第1柱上。与基板平行且包含第2导电体层之截面中之第2柱之截面积小于与基板平行且包含第1导电体层之截面中之第1柱之截面积。第1半导体层包含与最上层之第1导电体层对向之第1部分、及与第2导电体层对向之第2部分，第1半导体层至少自第1部分至第2部分为连续膜。

6. 发明专利

TW202011586A 半導體記憶裝置及半導體記憶裝置之製造方法审中-公开
简体标题：半导体记忆设备及半导体记忆设备之制造方法
公开(公告)号：TW202011586A
公开(公告)日：2020-03-16
申请号：TW108101531
申请日：2019-01-15
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：中木寛 , NAKAKI, HIROSHI
IPC分类号： H01L27/1157
摘要：實施形態提供一種能夠增大每單位面積之記憶容量之半導體記憶裝置及半導體記憶裝置之製造方法。實施形態之半導體記憶裝置包含複數個第1導電體層、第2導電體層、第1半導體層、第2半導體層、及積層體。複數個第1導電體23於第1方向上相互隔開地配置，且分別沿與第1方向交叉之第2方向延伸。第2導電體層24相對於複數個第1導電體層中之最上層向上方隔開地配置。第1半導體層31沿第1方向延伸。積層體32於第2方向上配置於第1半導體層與複數個第1導電體層之間及第1半導體層與第2導電體層之間，且包含電荷累積層。第2半導體層33配置於積層體與第2導電體層間。第1半導體層至少自與第1導電體層之最上層對向之部分至與第2導電體層對向之部分為止為連續膜。
简体摘要：实施形态提供一种能够增大每单位面积之记忆容量之半导体记忆设备及半导体记忆设备之制造方法。实施形态之半导体记忆设备包含复数个第1导电体层、第2导电体层、第1半导体层、第2半导体层、及积层体。复数个第1导电体23于第1方向上相互隔开地配置，且分别沿与第1方向交叉之第2方向延伸。第2导电体层24相对于复数个第1导电体层中之最上层向上方隔开地配置。第1半导体层31沿第1方向延伸。积层体32于第2方向上配置于第1半导体层与复数个第1导电体层之间及第1半导体层与第2导电体层之间，且包含电荷累积层。第2半导体层33配置于积层体与第2导电体层间。第1半导体层至少自与第1导电体层之最上层对向之部分至与第2导电体层对向之部分为止为连续膜。

7. 发明专利

TWI686935B 半導體記憶裝置及其驅動方法有权
简体标题：半导体记忆设备及其驱动方法
公开(公告)号：TWI686935B
公开(公告)日：2020-03-01
申请号：TW106145449
申请日：2017-12-25
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：嶋田裕介 , SHIMADA, YUSUKE , 荒井史隆 , ARAI, FUMITAKA , 加藤竜也 , KATO, TATSUYA
IPC分类号： H01L27/1157 , G11C7/12

8. 发明专利

TW202005000A 三維記憶體件中的階梯形成审中-公开
简体标题：三维内存件中的阶梯形成
公开(公告)号：TW202005000A
公开(公告)日：2020-01-16
申请号：TW107123434
申请日：2018-07-06
申请人：大陸商長江存儲科技有限責任公司 , YANGTZE MEMORY TECHNOLOGIES CO., LTD.
发明人：趙祥輝 , ZHAO, XIANG HUI , 曾最新 , ZENG, ZUI XIN , 胡軍 , HU, JUN , 章詩 , ZHANG, SHI , 陳保友 , CHEN, BAOYOU
IPC分类号： H01L21/8239 , H01L27/105 , H01L27/1157 , H01L27/11521
摘要：一種用於形成三維記憶體的階梯結構的方法，包括：在襯底上形成交替堆疊層；形成複數個階梯區域，其中，每個階梯區域具有在第一方向上具有第一數量（M）的臺階的階梯結構；形成第一遮罩堆疊層，以暴露複數個所述階梯區域；去除暴露的階梯區域中的M個堆疊層；在所述交替堆疊層之上形成第二遮罩堆疊層，以至少在第二方向上暴露所述階梯區域中的每一者的邊緣；以及依次重複去除2M個堆疊層的部分以及對第二遮罩堆疊層進行修整。
简体摘要：一种用于形成三维内存的阶梯结构的方法，包括：在衬底上形成交替堆栈层；形成复数个阶梯区域，其中，每个阶梯区域具有在第一方向上具有第一数量（M）的台阶的阶梯结构；形成第一遮罩堆栈层，以暴露复数个所述阶梯区域；去除暴露的阶梯区域中的M个堆栈层；在所述交替堆栈层之上形成第二遮罩堆栈层，以至少在第二方向上暴露所述阶梯区域中的每一者的边缘；以及依次重复去除2M个堆栈层的部分以及对第二遮罩堆栈层进行修整。

9. 发明专利

TWI682526B 矽晶圓的製造方法有权
简体标题：硅晶圆的制造方法
公开(公告)号：TWI682526B
公开(公告)日：2020-01-11
申请号：TW107120957
申请日：2018-06-19
申请人：日商SUMCO股份有限公司 , SUMCO CORPORATION
发明人：高奉均 , KO, BONG-GYUN , 小野敏昭 , ONO, TOSHIAKI
IPC分类号： H01L27/1157 , H01L21/822

10. 发明专利

TWI653745B 半導體裝置及其製造方法有权
简体标题：半导体设备及其制造方法
公开(公告)号：TWI653745B
公开(公告)日：2019-03-11
申请号：TW106107692
申请日：2017-03-09
申请人：日商東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：葉末俊介 , HAZUE, SHUNSUKE
IPC分类号： H01L27/11519 , H01L27/11524 , H01L27/11556 , H01L27/1157

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