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31. 发明专利

TW523757B 雙埠動態隨機存取記憶體結構系統失效
简体标题：双端口动态随机存取内存结构系统
公开(公告)号：TW523757B
公开(公告)日：2003-03-11
申请号：TW090120641
申请日：2001-08-22
申请人：萬國商業機器公司
发明人：路易斯L 許 , 拉吉維 V 喬許 , 卡爾瑞登斯
IPC分类号： G11C
CPC分类号： G11C11/40603 , G11C11/405 , G11C11/406 , G11C11/4097
摘要：提呈一種雙埠，折疊位元線動態隨機存取記憶體(DRAM)結構系統，其中在執行針對一資料陣列之一 DRAM細胞之二同時存取請求的至少一存取請求之前，該 DRAM結構系統優先權化該二存取請求，以避免影響資料之完整性，且同時抑制由於字組線至位元線耦合，位元線至位元線耦合，與位元線至基板耦合，所造成之雜訊。如果該二存取請求是寫入-讀取，則該系統優先權化該二存取請求成為彼此相等。該系統接著藉由下列方式來同時執行寫入與讀取存取：經由第一埠來存取對應之DRAM細胞以寫入資料，且同時寫入資料於一輸出匯流排，而此等效於一讀取存取。在本發明之另一實例中，一雙埠，共享位址匯流排DRAM結構系統受到展現，其中也優先權化針對一資料陣列之DRAM細胞之二同時存取請求。如果該二存取請求是寫入-讀取或讀取-寫入，則該系統優先權化該二存取請求成為彼此相等。該系統接著藉由下列方式來同時執行寫入及讀取存取，或讀取及寫入存取請求：分別經由第一埠或第二埠來存取對應之DRAM細胞以寫入資料，且同時寫入資料於一輸出匯流排。此系統進一步包含共享位址匯流排，因而使得控制電路可供二埠共享，因為一次只能有對應之DRAM細胞之一埠受到使用。因此，只需要較少之控制電路，且所有控制電路可提供於資料陣列之一側。優先權化是藉由指定每一DRAM細胞之一埠成為主埠及另一埠成為從屬埠來實現，以維持該二DRAM結構系統之資料完整性，其中預定經由主埠之存取請求一般具有高於預定經由從屬埠之存取請求之優先權。因此，經由主埠之 DRAM細胞存取之優先權，除了一些例外以外，高於經由從屬埠之存取之優先權。每一DRAM結構系統藉由下列方式來抑制由於字組線至位元線耦合，位元線至位元線耦合，與位元線至基板耦合，所造成之雜訊：在資料陣列上提供至少一互補位元線給每一真正位元線以形成位元線對。
简体摘要：提呈一种双端口，折叠比特线动态随机存取内存(DRAM)结构系统，其中在运行针对一数据数组之一 DRAM细胞之二同时存取请求的至少一存取请求之前，该 DRAM结构系统优先权化该二存取请求，以避免影响数据之完整性，且同时抑制由于字组线至比特线耦合，比特线至比特线耦合，与比特线至基板耦合，所造成之噪声。如果该二存取请求是写入-读取，则该系统优先权化该二存取请求成为彼此相等。该系统接着借由下列方式来同时运行写入与读取存取：经由第一端口来存取对应之DRAM细胞以写入数据，且同时写入数据于一输出总线，而此等效于一读取存取。在本发明之另一实例中，一双端口，共享位址总线DRAM结构系统受到展现，其中也优先权化针对一数据数组之DRAM细胞之二同时存取请求。如果该二存取请求是写入-读取或读取-写入，则该系统优先权化该二存取请求成为彼此相等。该系统接着借由下列方式来同时运行写入及读取存取，或读取及写入存取请求：分别经由第一端口或第二端口来存取对应之DRAM细胞以写入数据，且同时写入数据于一输出总线。此系统进一步包含共享位址总线，因而使得控制电路可供二端口共享，因为一次只能有对应之DRAM细胞之一端口受到使用。因此，只需要较少之控制电路，且所有控制电路可提供于数据数组之一侧。优先权化是借由指定每一DRAM细胞之一端口成为主端口及另一端口成为从属端口来实现，以维持该二DRAM结构系统之数据完整性，其中预定经由主端口之存取请求一般具有高于预定经由从属端口之存取请求之优先权。因此，经由主端口之 DRAM细胞存取之优先权，除了一些例外以外，高于经由从属端口之存取之优先权。每一DRAM结构系统借由下列方式来抑制由于字组线至比特线耦合，比特线至比特线耦合，与比特线至基板耦合，所造成之噪声：在数据数组上提供至少一互补比特线给每一真正比特线以形成比特线对。

32. 发明专利

TW201802811A 動態隨機存取記憶體，儲存資料及讀取和刷新的方法审中-公开
简体标题：动态随机存取内存，存储数据及读取和刷新的方法
公开(公告)号：TW201802811A
公开(公告)日：2018-01-16
申请号：TW105142998
申请日：2016-12-23
申请人：深圳星憶存儲科技有限公司 , SHENZHEN XINGMEM TECHNOLOGY CORPORATION
发明人：劉波 , LIU, BO
IPC分类号： G11C11/406 , G11C11/4076 , G11C11/4096 , G11C29/02 , G11C29/44
CPC分类号： G11C11/40615 , G11C7/1006 , G11C8/18 , G11C11/406 , G11C11/40603 , G11C11/40618 , G11C11/4074 , G11C11/4076 , G11C11/4096 , G11C29/02 , G11C29/44 , G11C2211/4062
摘要：本發明揭示一種具有編碼位元和自我刷新功能的動態隨機存取記憶體(DRAM)。在一個特定示範性實施例中，將至少一個編碼位元附加到N個位元的使用者資料中從而形成新的編碼資料。使用者資料儲存在複數個使用者資料子陣列上，編碼位元儲存在相應的編碼位元子陣列上。基於每個使用者指定的行地址和列地址，每個子陣列儲存至少一個位元。在刷新操作或使用者操作中獨立地對每個子陣列進行控制。刷新操作一次只在複數個子陣列中的至少一個子陣列上進行，使用者操作則在複數個子陣列的其他子陣列上進行。錯誤檢測和糾正電路使用編碼位元並根據進行刷新的子陣列的地址資訊來檢測錯誤並糾正位元錯誤。使用者讀取操作和內部刷新操作可以同時進行。
简体摘要：本发明揭示一种具有编码比特和自我刷新功能的动态随机存取内存(DRAM)。在一个特定示范性实施例中，将至少一个编码比特附加到N个比特的用户数据中从而形成新的编码数据。用户数据存储在复数个用户数据子数组上，编码比特存储在相应的编码比特子数组上。基于每个用户指定的行地址和列地址，每个子数组存储至少一个比特。在刷新操作或用户操作中独立地对每个子数组进行控制。刷新操作一次只在复数个子数组中的至少一个子数组上进行，用户操作则在复数个子数组的其他子数组上进行。错误检测和纠正电路使用编码比特并根据进行刷新的子数组的地址信息来检测错误并纠正比特错误。用户读取操作和内部刷新操作可以同时进行。

33. 发明专利

TW201723866A 具有隱藏更新及外部更新之混合式更新技術审中-公开
简体标题：具有隐藏更新及外部更新之混合式更新技术
公开(公告)号：TW201723866A
公开(公告)日：2017-07-01
申请号：TW105126066
申请日：2016-08-16
申请人：英特爾公司 , INTEL CORPORATION
发明人：貝恩斯庫吉特 S. , BAINS, KULJIT S.
IPC分类号： G06F13/16 , G06F3/06
CPC分类号： G11C11/40618 , G06F3/0619 , G06F3/0659 , G06F3/0683 , G06F13/1636 , G11C8/12 , G11C11/40603 , G11C11/40615 , G11C11/4093 , G11C11/4096
摘要：一種記憶體子系統由一記憶體裝置回應啟動命令所執行的隱藏更新來使得該記憶體裝置可滿足更新需求，以及用外部更新來彌補在該隱藏更新數與在一更新窗口期間所需要之總更新最小數之間的差異。使用一隱藏更新，該記憶體裝置執行由該命令所確認之該記憶體位置所指出之一記憶體部分中的該啟動命令，並在一不同的部分中執行一更新，諸如一不同的子記憶庫。藉由結合外部更新與隱藏更新，該記憶體子系統可以啟用隱藏更新而不會使得該等隱藏更新致使從該記憶體裝置到該記憶體控制器的一種回退或重試狀態。
简体摘要：一种内存子系统由一内存设备回应启动命令所运行的隐藏更新来使得该内存设备可满足更新需求，以及用外部更新来弥补在该隐藏更新数与在一更新窗口期间所需要之总更新最小数之间的差异。使用一隐藏更新，该内存设备运行由该命令所确认之该内存位置所指出之一内存部分中的该启动命令，并在一不同的部分中运行一更新，诸如一不同的子记忆库。借由结合外部更新与隐藏更新，该内存子系统可以激活隐藏更新而不会使得该等隐藏更新致使从该内存设备到该内存控制器的一种回退或重试状态。

34. 发明专利

TWI442383B 顯示裝置之記憶體架構及其控制方法有权
简体标题：显示设备之内存架构及其控制方法
公开(公告)号：TWI442383B
公开(公告)日：2014-06-21
申请号：TW100110199
申请日：2011-03-24
申请人：聯詠科技股份有限公司 , NOVATEK MICROELECTRONICS CORP.
发明人：賴敬文 , LAI, CHING WEN , 何錫錡 , HO, HSI CHI
IPC分类号： G09G5/39
CPC分类号： G11C11/40603 , G11C8/12 , G11C8/18

35. 发明专利

TW201340103A 記憶體及更新記憶體的方法审中-公开
简体标题：内存及更新内存的方法
公开(公告)号：TW201340103A
公开(公告)日：2013-10-01
申请号：TW101110342
申请日：2012-03-26
申请人：鈺創科技股份有限公司 , ETRON TECHNOLOGY, INC.
发明人：夏濬 , SHIAH, CHUN , 洪森富 , HONG, SEN FU
IPC分类号： G11C11/406
CPC分类号： G11C11/402 , G11C11/40603 , G11C11/40615 , G11C11/40618
摘要：記憶體包含一判斷電路、複數個更新計數器及複數個記憶區塊。該判斷電路接收一更新指令；該複數個更新計數器係耦接於該判斷電路；該複數個更新計數器中的每一更新計數器係對應於該複數個記憶區塊的一記憶區塊。該判斷電路偵測該複數個記憶區塊中的一第一記憶區塊是否致能或對應於該第一記憶區塊的該複數個更新計數器中的第一更新計數器的計數是否到達一預定值。然後，該判斷電路根據一偵測結果選擇性地更新該複數個記憶區塊中的一個記憶區塊。如此即使該複數個記憶區塊沒有全部都在閒置狀態，也能接收一更新指令更新一閒置的記憶區塊。
简体摘要：内存包含一判断电路、复数个更新计数器及复数个记忆区块。该判断电路接收一更新指令；该复数个更新计数器系耦接于该判断电路；该复数个更新计数器中的每一更新计数器系对应于该复数个记忆区块的一记忆区块。该判断电路侦测该复数个记忆区块中的一第一记忆区块是否致能或对应于该第一记忆区块的该复数个更新计数器中的第一更新计数器的计数是否到达一预定值。然后，该判断电路根据一侦测结果选择性地更新该复数个记忆区块中的一个记忆区块。如此即使该复数个记忆区块没有全部都在闲置状态，也能接收一更新指令更新一闲置的记忆区块。

36. 发明专利

TWI312515B 降低復新命令請求發生頻率之動態半導體記憶體及其復新控制方法 DYNAMIC SEMICONDUCTOR MEMORY REDUCING THE FREQUENCY OF OCCURRENCE OF REFRESH COMMAND REQUEST AND REFRESH CONTROL METHOD THEREOF 有权
简体标题：降低复新命令请求发生频率之动态半导体内存及其复新控制方法 DYNAMIC SEMICONDUCTOR MEMORY REDUCING THE FREQUENCY OF OCCURRENCE OF REFRESH COMMAND REQUEST AND REFRESH CONTROL METHOD THEREOF
公开(公告)号：TWI312515B
公开(公告)日：2009-07-21
申请号：TW095120834
申请日：2006-06-12
申请人：富士通微電子股份有限公司 FUJITSU MICROELECTRONICS LIMITED
发明人：江渡聰 ETO, SATOSHI
IPC分类号： G11C
CPC分类号： G11C11/406 , G11C11/40603 , G11C11/40618
摘要：一種動態半導體記憶體具有多數個記憶體區塊與一記憶體核心,每個記憶體區塊具有一感測放大器、且該記憶體核心係形成自位在連接至該感測放大器的多數個字線與多數個位元線之間的交叉點的記憶體晶胞。該等記憶體區塊,藉由選擇每一字線並藉由同時啓動該等連接至所選字線的記憶體晶胞,被該感測放大器連續地復新。該動態半導體記憶體具有一第一復新計數器其輸出一第一內部復新候選位址、及一第二復新計數器其輸出一不同於該第一內部復新候選位址的第二內部復新候選位址。當一外部存取位址與該第一內部復新候選位址一致時,一復新操作係開始從該第二內部復新候選位址來執行。
简体摘要：一种动态半导体内存具有多数个内存区块与一内存内核,每个内存区块具有一传感放大器、且该内存内核系形成自位在连接至该传感放大器的多数个字线与多数个比特线之间的交叉点的内存晶胞。该等内存区块,借由选择每一字线并借由同时启动该等连接至所选字线的内存晶胞,被该传感放大器连续地复新。该动态半导体内存具有一第一复新计数器其输出一第一内部复新候选位址、及一第二复新计数器其输出一不同于该第一内部复新候选位址的第二内部复新候选位址。当一外部存取位址与该第一内部复新候选位址一致时,一复新操作系开始从该第二内部复新候选位址来运行。

37. 发明专利

TW200929212A 記憶體裝置與其更新方法 MEMORY DEVICE AND REFRESH METHOD THEREOF 审中-公开
简体标题：内存设备与其更新方法 MEMORY DEVICE AND REFRESH METHOD THEREOF
公开(公告)号：TW200929212A
公开(公告)日：2009-07-01
申请号：TW096149941
申请日：2007-12-25
申请人：財團法人工業技術研究院 INDUSTRIAL TECHNOLOGY RESEARCH INSTITUTE
发明人：林建宏 LIN, CHIEN HONG , 李子芳 LEE, TZU FANG , 王啓龍 WANG, CHI LUNG
IPC分类号： G11C
CPC分类号： G11C11/406 , G11C11/40603
摘要：在此提出一種記憶體裝置與更新方法,其中記憶體裝置包括一記憶體陣列,此記憶體陣列包含多個記憶體列。當接收陣列更新脈衝時,依據多個標籤旗標設定系統所使用的記憶體列,以及重設記憶體列對應之狀態,以標示是否需被更新。當接收列更新脈衝時,依據待更新列數(Row to Refresh)計數器値、剩餘更新時間(Refresh Deadline)計數器値與更新等待容許値(Queue)等參數,決定是否更新記憶體列。當決定更新記憶體列時,依據標籤及狀態選擇一優先之記憶體列進行更新,並設定其對應之狀態。
简体摘要：在此提出一种内存设备与更新方法,其中内存设备包括一内存数组,此内存数组包含多个内存列。当接收数组更新脉冲时,依据多个标签旗标设置系统所使用的内存列,以及重设内存列对应之状态,以标示是否需被更新。当接收列更新脉冲时,依据待更新列数(Row to Refresh)计数器値、剩余更新时间(Refresh Deadline)计数器値与更新等待容许値(Queue)等参数,决定是否更新内存列。当决定更新内存列时,依据标签及状态选择一优先之内存列进行更新,并设置其对应之状态。

38. 发明专利

TW200929210A 半導體記憶體、記憶體系統與記憶體存取控制方法 SEMICONDUCTOR MEMORY, MEMORY SYSTEM, AND MEMORY ACCESS CONTROL METHOD 审中-公开
简体标题：半导体内存、内存系统与内存存取控制方法 SEMICONDUCTOR MEMORY, MEMORY SYSTEM, AND MEMORY ACCESS CONTROL METHOD
公开(公告)号：TW200929210A
公开(公告)日：2009-07-01
申请号：TW097140317
申请日：2008-10-21
申请人：富士通微電子股份有限公司 FUJITSU MICROELECTRONICS LIMITED
发明人：藤岡伸也 FUJIOKA, SHINYA
IPC分类号： G11C
CPC分类号： G11C11/406 , G11C11/40603 , G11C11/40615
摘要：提供一種半導體記憶體,該半導體記憶體包括一記憶體核心其包括多數記憶體胞元;一刷新(refresh)產生單元其產生用於刷新該記憶體胞元之一刷新請求;一核心控制單元其係回應於一存取請求而執行存取操作;一潛伏期判定單元其於一晶片致能信號之活化與該刷新請求間起衝突時活化一潛伏期延長信號,及其回應於該晶片致能信號之去活化而去活化該潛伏期延長信號;一潛伏期輸出緩衝器其係輸出該潛伏期延長信號;以及一資料控制單元其係於該潛伏期延長信號活化期間,將一潛伏期由該存取請求改成資料傳輸至一資料終端。
简体摘要：提供一种半导体内存,该半导体内存包括一内存内核其包括多数内存胞元;一刷新(refresh)产生单元其产生用于刷新该内存胞元之一刷新请求;一内核控制单元其系回应于一存取请求而运行存取操作;一潜伏期判定单元其于一芯片致能信号之活化与该刷新请求间起冲突时活化一潜伏期延长信号,及其回应于该芯片致能信号之去活化而去活化该潜伏期延长信号;一潜伏期输出缓冲器其系输出该潜伏期延长信号;以及一数据控制单元其系于该潜伏期延长信号活化期间,将一潜伏期由该存取请求改成数据传输至一数据终端。

39. 发明专利

TWI310947B 控制半導體記憶體裝置活化週期之裝置及方法 APPARATUS AND METHOD FOR CONTROLLING ACTIVE PERIOD OF SEMICONDUCTOR MEMORY APPARATUS 有权
简体标题：控制半导体内存设备活化周期之设备及方法 APPARATUS AND METHOD FOR CONTROLLING ACTIVE PERIOD OF SEMICONDUCTOR MEMORY APPARATUS
公开(公告)号：TWI310947B
公开(公告)日：2009-06-11
申请号：TW095137359
申请日：2006-10-11
申请人：海力士半導體股份有限公司 HYNIX SEMICONDUCTOR INC.
发明人：宋鎬旭 SONG, HO-UK
IPC分类号： G11C
CPC分类号： G11C11/406 , G11C11/40603 , G11C11/40618
摘要：本發明揭示一種用於控制一半導體記憶體裝置活化週期之電路,其包含:一活化控制器,其根據是否執行更新操作來產生用於決定複數獨立庫活化週期之活化控制信號;以及一活化信號產生器,其產生用於每一庫的活化信號,如此對應至活化控制信號。根據此結構,可在更新模式內將耗電量降至最低、輕易排列信號線,因此有效使用額外空間。
简体摘要：本发明揭示一种用于控制一半导体内存设备活化周期之电路,其包含:一活化控制器,其根据是否运行更新操作来产生用于决定复数独立库活化周期之活化控制信号;以及一活化信号产生器,其产生用于每一库的活化信号,如此对应至活化控制信号。根据此结构,可在更新模式内将耗电量降至最低、轻易排列信号线,因此有效使用额外空间。

40. 发明专利

TWI278861B 半導體記憶裝置有权
简体标题：半导体记忆设备
公开(公告)号：TWI278861B
公开(公告)日：2007-04-11
申请号：TW091107320
申请日：2002-04-11
申请人：日立製作所股份有限公司 HITACHI, LTD.
发明人：三浦誓士 MIURA, SEIJI , 川一重 AYUKAWA, KAZUSHIGE
IPC分类号： G11C , G06F
CPC分类号： G06F12/0246 , G11C5/02 , G11C5/025 , G11C5/04 , G11C11/005 , G11C11/406 , G11C11/40603 , G11C11/40607 , G11C11/412 , G11C16/10 , G11C16/26 , G11C16/32 , G11C29/70
摘要：本發明的目的在於提供一種具有大容量非揮發性記憶體的半導體記憶裝置，其整合大容量的非揮發性記憶體的存取時間及隨機存取記憶體的存取時間。本發明的半導體記憶裝置包含：非揮發性記憶體，其具有第1讀取時間；隨機存取記憶體，其具有第2讀取時間，其讀取時間較前述第1讀取時間至少少100倍以上；電路，其與前述非揮發性記憶體及前述隨機存取記憶體結合，並包含一控制電路，用於控制對前述隨機存取記憶體及前述非揮發性記憶體之存取；及複數個輸出入端子，與前述電路結合。本發明藉由將FLASH的資料傳送給DRAM對DRAM存取，以求整合存取時間，並適時從DRAM將資料寫回FLASH，以求資料的整合及保存。
简体摘要：本发明的目的在于提供一种具有大容量非挥发性内存的半导体记忆设备，其集成大容量的非挥发性内存的存取时间及随机存取内存的存取时间。本发明的半导体记忆设备包含：非挥发性内存，其具有第1读取时间；随机存取内存，其具有第2读取时间，其读取时间较前述第1读取时间至少少100倍以上；电路，其与前述非挥发性内存及前述随机存取内存结合，并包含一控制电路，用于控制对前述随机存取内存及前述非挥发性内存之存取；及复数个输出入端子，与前述电路结合。本发明借由将FLASH的数据发送给DRAM对DRAM存取，以求集成存取时间，并适时从DRAM将数据写回FLASH，以求数据的集成及保存。

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