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1. 发明专利

TW201732805A 能夠快速寫入資料的記憶體電路审中-公开
简体标题：能够快速写入数据的内存电路
公开(公告)号：TW201732805A
公开(公告)日：2017-09-16
申请号：TW105137967
申请日：2016-11-18
申请人：鈺創科技股份有限公司 , ETRON TECHNOLOGY, INC.
发明人：夏濬 , SHIAH, CHUN , 宋玉惠 , SUNG, YU-HUI
IPC分类号： G11C11/408 , G11C11/4091 , G11C11/4096
CPC分类号： G11C11/4091 , G06F3/061 , G06F3/0644 , G06F3/065 , G06F3/0659 , G06F3/0673 , G06F12/0893 , G11C11/4076 , G11C11/4085 , G11C11/4087 , G11C11/4096 , G11C16/06 , G11C29/06 , G11C29/34 , G11C2207/2236
摘要：能夠快速寫入資料的記憶體電路包含複數個記憶區塊，且該複數個記憶區塊中的每一記憶區塊包含複數個記憶區段。該複數個記憶區段中的每一記憶區段對應複數組位元線，且該複數組位元線中的每一組位元線對應一預充電線。當一預定信號致能時，一電位通過該預充電線和該每一組位元線寫入該每一記憶區段內對應該每一組位元線的記憶單元。
简体摘要：能够快速写入数据的内存电路包含复数个记忆区块，且该复数个记忆区块中的每一记忆区块包含复数个记忆区段。该复数个记忆区段中的每一记忆区段对应复数组比特线，且该复数组比特线中的每一组比特线对应一预充电线。当一预定信号致能时，一电位通过该预充电线和该每一组比特线写入该每一记忆区段内对应该每一组比特线的记忆单元。

2. 发明专利

TW201719646A 能夠快速寫入/讀取資料的記憶體電路审中-公开
简体标题：能够快速写入/读取数据的内存电路
公开(公告)号：TW201719646A
公开(公告)日：2017-06-01
申请号：TW105138117
申请日：2016-11-21
申请人：鈺創科技股份有限公司 , ETRON TECHNOLOGY, INC.
发明人：夏濬 , SHIAH, CHUN , 張正男 , CHANG, CHENG-NAN , 宋玉惠 , SUNG, YU-HUI
IPC分类号： G11C7/22 , G11C7/06 , G11C7/10
CPC分类号： G11C11/4091 , G06F3/061 , G06F3/0644 , G06F3/065 , G06F3/0659 , G06F3/0673 , G06F12/0893 , G11C11/4076 , G11C11/4085 , G11C11/4087 , G11C11/4096 , G11C16/06 , G11C29/06 , G11C29/34 , G11C2207/2236
摘要：記憶體電路包含複數個記憶區塊和一控制器，該複數個記憶區塊中的每一記憶區塊包含複數個記憶區段，且該複數個記憶區段中的每一記憶區段包含複數條位元線和複數條字元線。當該控制器致能對應一記憶區段的一字元線的激活指令後，對應該字元線的字元開關開啟且資料依序寫入該記憶區段內耦接於該記憶區段的複數條位元線且對應該字元線的記憶單元；在該資料依序寫入該些記憶單元後且當該控制器致能至少一複製列寫入指令時，該資料被同時寫入與該記憶區段的複數條位元線共用複數個感測放大器且對應至少一其他字元線的記憶單元。
简体摘要：内存电路包含复数个记忆区块和一控制器，该复数个记忆区块中的每一记忆区块包含复数个记忆区段，且该复数个记忆区段中的每一记忆区段包含复数条比特线和复数条字符线。当该控制器致能对应一记忆区段的一字符线的激活指令后，对应该字符线的字符开关打开且数据依序写入该记忆区段内耦接于该记忆区段的复数条比特线且对应该字符线的记忆单元；在该数据依序写入该些记忆单元后且当该控制器致能至少一复制列写入指令时，该数据被同时写入与该记忆区段的复数条比特线共享复数个传感放大器且对应至少一其他字符线的记忆单元。

3. 发明专利

TWI489478B 共用記憶體電路內的阻抗匹配電路執行初始校正及全時更新模式校正的方法和可於初始校正及全時更新模式校正共用阻抗匹配電路的記憶體電路有权
简体标题：共享内存电路内的阻抗匹配电路运行初始校正及全时更新模式校正的方法和可于初始校正及全时更新模式校正共享阻抗匹配电路的内存电路
公开(公告)号：TWI489478B
公开(公告)日：2015-06-21
申请号：TW101116167
申请日：2012-05-07
申请人：鈺創科技股份有限公司 , ETRON TECHNOLOGY, INC.
发明人：夏濬 , SHIAH, CHUN , 洪森富 , HONG, SEN FU , 陳文偉 , CHEN, WEN WEY
IPC分类号： G11C7/10 , G11C29/04
CPC分类号： H03K19/0005 , G11C11/406 , G11C11/4072 , G11C29/022 , G11C29/023 , G11C29/028 , G11C2207/2254

4. 发明专利

TW201503133A 具有可變操作電壓之記憶體及其調整方法审中-公开
简体标题：具有可变操作电压之内存及其调整方法
公开(公告)号：TW201503133A
公开(公告)日：2015-01-16
申请号：TW103118173
申请日：2014-05-23
申请人：財團法人工業技術研究院 , INDUSTRIAL TECHNOLOGY RESEARCH INSTITUTE , 鈺創科技股份有限公司 , ETRON TECHNOLOGY, INC.
发明人：夏濬 , SHIAH, CHUN , 戎博斗 , RONG, BOR DOOU
IPC分类号： G11C16/02
摘要：本揭露所提出的一種記憶體，包含核心記憶體模組、暫存器與第一電壓調整模組。核心記憶體模組以第一控制電壓進行資料存取操作。暫存器用以儲存多筆控制訊號，並依據輸入訊號選擇前述多筆控制訊號其中之一作為電壓控制訊號。第一電壓調整模組分別電性連接至暫存器、核心記憶體模組與外部電壓，用以依據電壓控制訊號與外部電壓提供第一控制電壓。
简体摘要：本揭露所提出的一种内存，包含内核内存模块、寄存器与第一电压调整模块。内核内存模块以第一控制电压进行数据存取操作。寄存器用以存储多笔控制信号，并依据输入信号选择前述多笔控制信号其中之一作为电压控制信号。第一电压调整模块分别电性连接至寄存器、内核内存模块与外部电压，用以依据电压控制信号与外部电压提供第一控制电压。

5. 发明专利

TW201340103A 記憶體及更新記憶體的方法审中-公开
简体标题：内存及更新内存的方法
公开(公告)号：TW201340103A
公开(公告)日：2013-10-01
申请号：TW101110342
申请日：2012-03-26
申请人：鈺創科技股份有限公司 , ETRON TECHNOLOGY, INC.
发明人：夏濬 , SHIAH, CHUN , 洪森富 , HONG, SEN FU
IPC分类号： G11C11/406
CPC分类号： G11C11/402 , G11C11/40603 , G11C11/40615 , G11C11/40618
摘要：記憶體包含一判斷電路、複數個更新計數器及複數個記憶區塊。該判斷電路接收一更新指令；該複數個更新計數器係耦接於該判斷電路；該複數個更新計數器中的每一更新計數器係對應於該複數個記憶區塊的一記憶區塊。該判斷電路偵測該複數個記憶區塊中的一第一記憶區塊是否致能或對應於該第一記憶區塊的該複數個更新計數器中的第一更新計數器的計數是否到達一預定值。然後，該判斷電路根據一偵測結果選擇性地更新該複數個記憶區塊中的一個記憶區塊。如此即使該複數個記憶區塊沒有全部都在閒置狀態，也能接收一更新指令更新一閒置的記憶區塊。
简体摘要：内存包含一判断电路、复数个更新计数器及复数个记忆区块。该判断电路接收一更新指令；该复数个更新计数器系耦接于该判断电路；该复数个更新计数器中的每一更新计数器系对应于该复数个记忆区块的一记忆区块。该判断电路侦测该复数个记忆区块中的一第一记忆区块是否致能或对应于该第一记忆区块的该复数个更新计数器中的第一更新计数器的计数是否到达一预定值。然后，该判断电路根据一侦测结果选择性地更新该复数个记忆区块中的一个记忆区块。如此即使该复数个记忆区块没有全部都在闲置状态，也能接收一更新指令更新一闲置的记忆区块。

6. 发明专利

TWI619122B 能夠快速寫入/讀取資料的記憶體電路有权
简体标题：能够快速写入/读取数据的内存电路
公开(公告)号：TWI619122B
公开(公告)日：2018-03-21
申请号：TW105138117
申请日：2016-11-21
申请人：鈺創科技股份有限公司 , ETRON TECHNOLOGY, INC.
发明人：夏濬 , SHIAH, CHUN , 張正男 , CHANG, CHENG-NAN , 宋玉惠 , SUNG, YU-HUI
IPC分类号： G11C7/22 , G11C7/06 , G11C7/10
CPC分类号： G11C11/4091 , G06F3/061 , G06F3/0644 , G06F3/065 , G06F3/0659 , G06F3/0673 , G06F12/0893 , G11C11/4076 , G11C11/4085 , G11C11/4087 , G11C11/4096 , G11C16/06 , G11C29/06 , G11C29/34 , G11C2207/2236

7. 发明专利

TWI436584B 降低超越量的輸出級電路有权
简体标题：降低超越量的输出级电路
公开(公告)号：TWI436584B
公开(公告)日：2014-05-01
申请号：TW097105027
申请日：2008-02-13
申请人：鈺創科技股份有限公司 , ETRON TECHNOLOGY, INC.
发明人：夏濬 , SHIAH, CHUN , 連啟發 , LIEN, CHI FA , 洪森富 , HONG, SEN FU
IPC分类号： H03F3/26
CPC分类号： H03K19/00361 , H03K5/08

8. 发明专利

TW201409482A 可雙向追蹤時序參數之記憶裝置审中-公开
简体标题：可双向追踪时序参数之记忆设备
公开(公告)号：TW201409482A
公开(公告)日：2014-03-01
申请号：TW101129914
申请日：2012-08-17
申请人：鈺創科技股份有限公司 , ETRON TECHNOLOGY, INC.
发明人：陳和穎 , CHEN, HO YIN , 張宏任 , CHANG, HUNG JEN , 夏濬 , SHIAH, CHUN
IPC分类号： G11C8/18 , G06F13/16
CPC分类号： G11C29/023 , G11C7/227 , G11C8/08 , G11C11/4076 , G11C29/50012 , G11C2029/1202
摘要：記憶裝置包含一動態隨機存取記憶體、一第一雙向追蹤電路和一第二雙向追蹤電路。動態隨機存取記憶體包含一記憶單元、一字元線，和一位元線。第一雙向追蹤電路用來追蹤一第一時序參數，其中該第一時序參數相關於開啟字元線或關閉字元線之動作。第二雙向追蹤電路用來追蹤一第二時序參數，其中第二時序參數相關於開啟位元線、關閉位元線，或透過位元線存取記憶單元之動作。
简体摘要：记忆设备包含一动态随机存取内存、一第一双向追踪电路和一第二双向追踪电路。动态随机存取内存包含一记忆单元、一字符线，和一比特线。第一双向追踪电路用来追踪一第一时序参数，其中该第一时序参数相关于打开字符线或关闭字符线之动作。第二双向追踪电路用来追踪一第二时序参数，其中第二时序参数相关于打开比特线、关闭比特线，或透过比特线存取记忆单元之动作。

9. 发明专利

TWI423256B 資料感測裝置與方法有权
简体标题：数据传感设备与方法
公开(公告)号：TWI423256B
公开(公告)日：2014-01-11
申请号：TW097141519
申请日：2008-10-29
申请人：鈺創科技股份有限公司 , ETRON TECHNOLOGY, INC.
发明人：王釋興 , WANG, SHIH HSING , 袁德銘 , YUAN, DER MIN , 戎博斗 , RONG, BOR DOOU , 夏濬 , SHIAH, CHUN
IPC分类号： G11C11/4096
CPC分类号： G11C7/12 , G11C7/08

10. 发明专利

TW201340256A 包裹式記憶體和用於製造具有一外部輸入輸出匯流排的包裹式記憶體的製造方法审中-公开
简体标题：包裹式内存和用于制造具有一外部输入输出总线的包裹式内存的制造方法
公开(公告)号：TW201340256A
公开(公告)日：2013-10-01
申请号：TW102103796
申请日：2013-01-31
申请人：鈺創科技股份有限公司 , ETRON TECHNOLOGY, INC.
发明人：戎博斗 , RONG, BOR DOOU , 夏濬 , SHIAH, CHUN
IPC分类号： H01L21/8239 , H01L23/52 , G06F13/16
CPC分类号： H01L25/0655 , H01L21/768 , H01L21/78 , H01L22/32 , H01L23/5381 , H01L23/544 , H01L24/03 , H01L27/10897 , H01L2924/0002 , H01L2924/00
摘要：包裹式記憶體包含一基板、一第一記憶體晶粒、一第二記憶體晶粒、一切割線和一電性連接部份。該第一記憶體晶粒有一第一輸入輸出匯流排，其中該第一記憶體晶粒形成於該基板之上；該第二記憶體晶粒有一第二輸入輸出匯流排，其中該第二記憶體晶粒形成於該基板之上；該切割線形成於該第一記憶體晶粒和第二記憶體晶粒之間；該電性連接部份形成於該切割線之上，用以電性連接該第一及第二輸入輸出匯流排，其中該電性連接部份電性連接至一外部輸入輸出匯流排，且該外部輸入輸出匯流排的寬度是大於或等於該第一及第二輸入輸出匯流排的寬度。
简体摘要：包裹式内存包含一基板、一第一内存晶粒、一第二内存晶粒、一切割线和一电性连接部份。该第一内存晶粒有一第一输入输出总线，其中该第一内存晶粒形成于该基板之上；该第二内存晶粒有一第二输入输出总线，其中该第二内存晶粒形成于该基板之上；该切割线形成于该第一内存晶粒和第二内存晶粒之间；该电性连接部份形成于该切割线之上，用以电性连接该第一及第二输入输出总线，其中该电性连接部份电性连接至一外部输入输出总线，且该外部输入输出总线的宽度是大于或等于该第一及第二输入输出总线的宽度。

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