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1. 发明专利

TW201918895A 動態隨機存取記憶體及其操作方法审中-公开
简体标题：动态随机存取内存及其操作方法
公开(公告)号：TW201918895A
公开(公告)日：2019-05-16
申请号：TW107106035
申请日：2018-02-22
申请人：南亞科技股份有限公司 , NANYA TECHNOLOGY CORPORATION
发明人：李忠勳 , LEE, CHUNG-HSUN , 劉獻文 , LIU, HSIEN-WEN
IPC分类号： G06F13/16 , G11C11/406
CPC分类号： G11C11/403 , G11C11/40603 , G11C11/40615 , G11C11/4096
摘要：本揭露提供一種動態隨機存取記憶體(dynamic random access memory，DRAM)及其操作方法。該DRAM包括一更新單元及一存取元件。該更新單元包括一目標列，其中該目標列被請求執行一讀/寫（read/write，R/W）操作。該存取元件經配置以當該更新單元正被更新時，對該目標列執行該R/W操作。
简体摘要：本揭露提供一种动态随机存取内存(dynamic random access memory，DRAM)及其操作方法。该DRAM包括一更新单元及一存取组件。该更新单元包括一目标列，其中该目标列被请求运行一读/写（read/write，R/W）操作。该存取组件经配置以当该更新单元正被更新时，对该目标列运行该R/W操作。

2. 发明专利

TWI609370B 在具有排組群架構的記憶體裝置中預充電及刷新排組之技術有权
简体标题：在具有排组群架构的内存设备中预充电及刷新排组之技术
公开(公告)号：TWI609370B
公开(公告)日：2017-12-21
申请号：TW105100565
申请日：2016-01-08
申请人：英特爾公司 , INTEL CORPORATION
发明人：貝恩斯庫吉特S , BAINS, KULJIT S. , 哈伯特約翰B , HALBERT, JOHN B. , 邦尼那達夫 , BONEN, NADAV , 萊維托莫 , LEVY, TOMER
IPC分类号： G11C11/406 , G11C11/408
CPC分类号： G11C11/40618 , G11C11/40603 , G11C11/40611 , G11C11/4087

3. 发明专利

TW201706993A 具有晶粒以執行刷新操作之裝置审中-公开
简体标题：具有晶粒以运行刷新操作之设备
公开(公告)号：TW201706993A
公开(公告)日：2017-02-16
申请号：TW105114778
申请日：2016-05-12
申请人：美光科技公司 , MICRON TECHNOLOGY, INC.
发明人：紫藤泰平 , SHIDO, TAIHEI
IPC分类号： G11C11/406 , G11C11/4076
CPC分类号： G11C11/406 , G11C7/222 , G11C11/40603 , G11C11/4076 , G11C11/4087 , G11C11/4093
摘要：一些實施例包含一種裝置，其包括：一介面晶片，其具有一振盪器以產生一原始時脈信號；一第一記憶體晶片，其具有第一記憶體單元；及一第二記憶體晶片，其具有第二記憶體單元。可回應於基於該原始時脈信號之一第一時脈信號而刷新該等第一記憶體單元。可回應於基於該原始時脈信號之一第二時脈信號而刷新該等第二記憶體單元。
简体摘要：一些实施例包含一种设备，其包括：一界面芯片，其具有一振荡器以产生一原始时脉信号；一第一内存芯片，其具有第一内存单元；及一第二内存芯片，其具有第二内存单元。可回应于基于该原始时脉信号之一第一时脉信号而刷新该等第一内存单元。可回应于基于该原始时脉信号之一第二时脉信号而刷新该等第二内存单元。

4. 发明专利

TW201535366A 處理第四代雙倍資料率同步動態隨機存取記憶體中的最大啓動計數限制及目標列再新之技術审中-公开
简体标题：处理第四代双倍数据率同步动态随机存取内存中的最大启动计数限制及目标列再新之技术
公开(公告)号：TW201535366A
公开(公告)日：2015-09-16
申请号：TW103146557
申请日：2014-12-31
申请人：三星電子股份有限公司 , SAMSUNG ELECTRONICS CO., LTD.
发明人：林江 , LIN, JIANG , 蓋瑞特馬休 , GARRETT, MATTHEW
IPC分类号： G11C11/401 , G11C8/04
CPC分类号： G11C7/1072 , G06F12/1009 , G06F13/1636 , G11C11/40603 , G11C11/40611 , G11C11/40618
摘要：本發明揭示使用減少數目之指示一記憶體列在一啟動週期期間是否啟動的列啟動計數器及指示在一最大啟動窗口內的記憶體列之准許啟動數目的列啟動計數器來有效地追蹤記憶體列之啟動。
简体摘要：本发明揭示使用减少数目之指示一内存列在一启动周期期间是否启动的列启动计数器及指示在一最大启动窗口内的内存列之准许启动数目的列启动计数器来有效地追踪内存列之启动。

5. 发明专利

TWI425508B 具隱藏更新及雙埠能力之ＳＲＡＭ相容嵌入式ＤＲＡＭ裝置有权
简体标题：具隐藏更新及双端口能力之ＳＲＡＭ兼容嵌入式ＤＲＡＭ设备
公开(公告)号：TWI425508B
公开(公告)日：2014-02-01
申请号：TW098113456
申请日：2009-04-23
申请人：旭曜科技股份有限公司 , ORISE TECHNOLOGY CO., LTD.
发明人：王思閔 , WANG, SZU MIEN
IPC分类号： G11C11/413
CPC分类号： G11C8/16 , G11C7/1075 , G11C8/18 , G11C11/406 , G11C11/40603 , G11C11/40615 , G11C2207/104

6. 发明专利

TW201239871A 顯示裝置之記憶體架構及其控制方法 MEMORY ARCHITECTURE FOR DISPLAY DEVICE AND CONTROL METHOD THEREOF 审中-公开
简体标题：显示设备之内存架构及其控制方法 MEMORY ARCHITECTURE FOR DISPLAY DEVICE AND CONTROL METHOD THEREOF
公开(公告)号：TW201239871A
公开(公告)日：2012-10-01
申请号：TW100110199
申请日：2011-03-24
申请人：聯詠科技股份有限公司
发明人：賴敬文 , 何錫錡
IPC分类号： G09G
CPC分类号： G11C11/40603 , G11C8/12 , G11C8/18
摘要：一種顯示裝置之記憶體架構及其控制方法。記憶體架構包括一顯示資料記憶體及一記憶體控制器。顯示資料記憶體包括N個子記憶體及N�M個仲裁器。N為正整數,M為大於等於2的正整數。每一個子記憶體包含依位址所劃分的M個記憶體區塊。每M個仲裁器分別耦接至每一個子記憶體中的M個記憶體區塊。記憶體控制器耦接至N�M個仲裁器。記憶體控制器依據一組輸入請求訊號及輸入位址訊號產生N�M組輸出請求訊號及輸出位址訊號並分別傳送至N�M個仲裁器,以依序控制N�M個仲裁器的操作。
简体摘要：一种显示设备之内存架构及其控制方法。内存架构包括一显示数据内存及一内存控制器。显示数据内存包括N个子内存及N�M个仲裁器。N为正整数,M为大于等于2的正整数。每一个子内存包含依位址所划分的M个内存区块。每M个仲裁器分别耦接至每一个子内存中的M个内存区块。内存控制器耦接至N�M个仲裁器。内存控制器依据一组输入请求信号及输入位址信号产生N�M组输出请求信号及输出位址信号并分别发送至N�M个仲裁器,以依序控制N�M个仲裁器的操作。

7. 发明专利

TW200802372A 使用單埠記憶胞元之雙埠SRAM記憶方法及裝置 METHOD AND APPARATUS FOR DUAL-PORT SRAM MEMORY USING SINGLE-PORT MEMORY CELL 审中-公开
简体标题：使用单端口记忆胞元之双端口SRAM记忆方法及设备 METHOD AND APPARATUS FOR DUAL-PORT SRAM MEMORY USING SINGLE-PORT MEMORY CELL
公开(公告)号：TW200802372A
公开(公告)日：2008-01-01
申请号：TW096119850
申请日：2007-06-01
申请人：統一系統科技股份有限公司 MONOLITHIC SYSTEM TECHNOLOGY, INC.
发明人：梁溫育 WINGYU LEUNG
IPC分类号： G11C
CPC分类号： G11C7/1075 , G11C11/406 , G11C11/40603
摘要：一種雙埠記憶系統係使用單埠記憶胞元來實施。具有一同步電路的一存取仲裁器是用來優先化及同步化與該兩埠相關的該存取要求。該單埠記憶胞元需重清的例子中,該存取仲裁器亦可優先化及同步化重清要求。對該兩埠及該重清要求的存取要求可為非同步。當一列存取信號(RAS)被致動時,該存取仲裁器透過將該要求栓入第一階暫存器,接著於一選擇延遲之後將該第一階暫存器的內容栓入第二階暫存器來同步化該各種要求。
简体摘要：一种双端口记忆系统系使用单端口记忆胞元来实施。具有一同步电路的一存取仲裁器是用来优先化及同步化与该两端口相关的该存取要求。该单端口记忆胞元需重清的例子中,该存取仲裁器亦可优先化及同步化重清要求。对该两端口及该重清要求的存取要求可为异步。当一列存取信号(RAS)被致动时,该存取仲裁器透过将该要求栓入第一阶寄存器,接着于一选择延迟之后将该第一阶寄存器的内容栓入第二阶寄存器来同步化该各种要求。

8. 发明专利

TW200717538A 控制半導體記憶體裝置活化週期之裝置及方法 APPARATUS AND METHOD FOR CONTROLLING ACTIVE PERIOD OF SEMICONDUCTOR MEMORY APPARATUS 审中-公开
简体标题：控制半导体内存设备活化周期之设备及方法 APPARATUS AND METHOD FOR CONTROLLING ACTIVE PERIOD OF SEMICONDUCTOR MEMORY APPARATUS
公开(公告)号：TW200717538A
公开(公告)日：2007-05-01
申请号：TW095137359
申请日：2006-10-11
申请人：海力士半導體股份有限公司 HYNIX SEMICONDUCTOR INC.
发明人：宋鎬旭 SONG, HO-UK
IPC分类号： G11C
CPC分类号： G11C11/406 , G11C11/40603 , G11C11/40618
摘要：本發明揭示一種用於控制一半導體記憶體裝置活化週期之電路,其包含:一活化控制器,其根據是否執行恢復操作來產生用於決定兩或多獨立列活化週期之活化控制信號;以及一活化信號產生器,其產生用於每一列的活化信號,如此對應至活化控制信號。根據此結構,可在恢復模式內將耗電量降至最低、輕易排列信號線,因此有效使用額外空間。
简体摘要：本发明揭示一种用于控制一半导体内存设备活化周期之电路,其包含:一活化控制器,其根据是否运行恢复操作来产生用于决定两或多独立列活化周期之活化控制信号;以及一活化信号产生器,其产生用于每一列的活化信号,如此对应至活化控制信号。根据此结构,可在恢复模式内将耗电量降至最低、轻易排列信号线,因此有效使用额外空间。

9. 发明专利

TWI263221B 記憶體裝置及其更新方法 MEMORY DEVICE AND METHODS FOR REFRESHING THE SAME 有权
简体标题：内存设备及其更新方法 MEMORY DEVICE AND METHODS FOR REFRESHING THE SAME
公开(公告)号：TWI263221B
公开(公告)日：2006-10-01
申请号：TW092123963
申请日：2003-08-29
申请人：麥克隆科技公司 MICRON TECHNOLOGY, INC.
发明人：泰瑞L. 吉爾頓 TERRY L. GILTON
IPC分类号： G11C
CPC分类号： G11C5/005 , G11C11/406 , G11C11/40603 , G11C11/40622 , G11C13/0004 , G11C13/0011 , G11C13/0033 , G11C13/0069 , G11C16/3431
摘要：本發明揭露一種軟體更新之記憶體裝置，其包括複數個必須被定期更新以避免遺失資料之記憶體單元。最好，該等記憶體單元能避免遺失資料，即使此等連續記憶體更新作業之間的時間間隔，與一慣用揮發性記憶體裝置如一 DRAM之此等連續記憶體更新作業之間的時間間隔相比是相當長。一處理器藉由執行一組實行於軟體而不是硬體之記憶體更新指令，以執行此等定期的記憶體更新作業。因此，有助於簡化該記憶體裝置，因為有助於忽略記憶體更新電路的需要與一唯一的更新控制信號。此外，與實行於硬體之記憶體更新電路相比，執行該等記憶體更新指令之該處理器通常能執行更複雜的演算法，以決定何時執行一記憶體更新作業。例如，該處理器能判斷各獨立之記憶體單元是否需要更新，因而，有助於避免對此等不需要更新作業之記憶體單元，執行不需要的更新作業。
简体摘要：本发明揭露一种软件更新之内存设备，其包括复数个必须被定期更新以避免遗失数据之内存单元。最好，该等内存单元能避免遗失数据，即使此等连续内存更新作业之间的时间间隔，与一习用挥发性内存设备如一 DRAM之此等连续内存更新作业之间的时间间隔相比是相当长。一处理器借由运行一组实行于软件而不是硬件之内存更新指令，以运行此等定期的内存更新作业。因此，有助于简化该内存设备，因为有助于忽略内存更新电路的需要与一唯一的更新控制信号。此外，与实行于硬件之内存更新电路相比，运行该等内存更新指令之该处理器通常能运行更复杂的算法，以决定何时运行一内存更新作业。例如，该处理器能判断各独立之内存单元是否需要更新，因而，有助于避免对此等不需要更新作业之内存单元，运行不需要的更新作业。

10. 发明专利

TW200539183A 半導體記憶體裝置及記憶體系統 SEMICONDUCTOR MEMORY DEVICE AND MEMORY STSTEM 失效
简体标题：半导体内存设备及内存系统 SEMICONDUCTOR MEMORY DEVICE AND MEMORY STSTEM
公开(公告)号：TW200539183A
公开(公告)日：2005-12-01
申请号：TW093141128
申请日：2004-12-29
申请人：富士通股份有限公司 FUJITSU LIMITED
发明人：藤岡伸也 FUJIOKA, SHINYA , 佐藤光德 SATO, KOTOKU
IPC分类号： G11C
CPC分类号： G11C11/406 , G11C7/1039 , G11C11/40603 , G11C11/40615
摘要：一命令暫存器保存有關於由外部被供應之存取要求資訊的解碼結果，其與一位址暫存器被提供，及來自一處理電路(即晶片控制電路與一位址解碼器)之相關資訊的位址暫存器與用一存取控制電路之對應於一存取要求的外部存取要求之作業被作成可並行獨立地執行，而來自外部之存取要求可以複式地被輸入，且一管線式作業可就解碼與對應於該記憶體胞元陣列中之外部存取要求的作業被實現，使得一半導體記憶體裝置之存取作業加速成為可能的而不致造成任何問題。
简体摘要：一命令寄存器保存有关于由外部被供应之存取要求信息的译码结果，其与一位址寄存器被提供，及来自一处理电路(即芯片控制电路与一位址译码器)之相关信息的位址寄存器与用一存取控制电路之对应于一存取要求的外部存取要求之作业被作成可并行独立地运行，而来自外部之存取要求可以复式地被输入，且一管线式作业可就译码与对应于该内存胞元数组中之外部存取要求的作业被实现，使得一半导体内存设备之存取作业加速成为可能的而不致造成任何问题。

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