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1. 发明专利

TW531788B 半導體裝置失效
简体标题：半导体设备
公开(公告)号：TW531788B
公开(公告)日：2003-05-11
申请号：TW091100497
申请日：2002-01-15
申请人：日立製作所股份有限公司 , 日本電氣股份有限公司
发明人：竹村理一郎 , 高橋繼雄 , 中村正行 , 永井亮 , 高浦則克 , 關口知紀 , 木村紳一郎
IPC分类号： H01L
CPC分类号： G11C7/065 , G11C11/4091 , H01L21/823807 , H01L27/092 , H01L27/10873 , H01L27/10897
摘要：【課題】
提供減小讀出放大器放大時的雜訊成分之一的電晶體啟始值偏差的影響，可在讀出放大器中正確地感測、放大由記憶胞讀出的微小訊號之半導體裝置。【解決手段】
在DRAM晶片Chip中，讀出放大器交叉耦合部分CC使用通道中的雜質濃度低的P+多晶矽閘極的P+閘極PMOSQp0、Qp1與N+多晶矽閘極的N+閘極 NMOSQn0、Qn1，再者，提高PMOS的基板電壓；降低NMOS的基板電壓。據此，降低通道植入所產生的啟始值偏差，在讀出放大器中正確地感測、放大在以低電壓記憶體陣列讀出時於資料線上產生的微小訊號。再者，藉由基板偏壓效應，提昇啟始值，降低在讀出放大器資料保持狀態下的遺漏電流。
简体摘要：【课题】提供减小读出放大器放大时的噪声成分之一的晶体管启始值偏差的影响，可在读出放大器中正确地传感、放大由记忆胞读出的微小信号之半导体设备。【解决手段】在DRAM芯片Chip中，读出放大器交叉耦合部分CC使用信道中的杂质浓度低的P+多晶硅闸极的P+闸极PMOSQp0、Qp1与N+多晶硅闸极的N+闸极 NMOSQn0、Qn1，再者，提高PMOS的基板电压；降低NMOS的基板电压。据此，降低信道植入所产生的启始值偏差，在读出放大器中正确地传感、放大在以低电压内存数组读出时于数据在线产生的微小信号。再者，借由基板偏压效应，提升启始值，降低在读出放大器数据保持状态下的遗漏电流。

2. 发明专利

TW406401B 動態型記憶體失效
简体标题：动态型内存
公开(公告)号：TW406401B
公开(公告)日：2000-09-21
申请号：TW087103214
申请日：1998-03-05
申请人：日立製作所股份有限公司 , 德州儀器有限公司
发明人：高橋康 , 高橋勉 , 荒井公司 , 高橋繼雄 , 助川俊一 , 別所真次 , 平雅之
IPC分类号： H01L
CPC分类号： G11C11/4091 , G11C7/06 , G11C8/14 , G11C11/408 , G11C2207/065
摘要：本發明係設置自外部端子供給之電源電壓供予汲極，於閘極施加昇壓之定電壓，輸出自源極之定電壓的N通道型的電壓箝位MOSFET，將自此電壓箝位 MOSFET之源極輸出之箝位電壓做為感應放大器之動作電壓，經由感應放大器活化信號，介由開關控制P通道型之第l功率MOSFET，傳達至構成感應放大器之P通道型增幅MOSFET的共通源極線的同時，形成構成上述P通道型之第l功率MOSFET及感應放大器的上巡P通道型MOSFET的N型井區範圍，將上述電壓箝位用MOSFET之源極所輸出之定電壓做為偏壓電壓供給者。
简体摘要：本发明系设置自外部端子供给之电源电压供予汲极，于闸极施加升压之定电压，输出自源极之定电压的N信道型的电压箝位MOSFET，将自此电压箝位 MOSFET之源极输出之箝位电压做为感应放大器之动作电压，经由感应放大器活化信号，介由开关控制P信道型之第l功率MOSFET，传达至构成感应放大器之P信道型增幅MOSFET的共通源极线的同时，形成构成上述P信道型之第l功率MOSFET及感应放大器的上巡P信道型MOSFET的N型井区范围，将上述电压箝位用MOSFET之源极所输出之定电压做为偏压电压供给者。

3. 发明专利

TW498331B 半導體裝置失效
简体标题：半导体设备
公开(公告)号：TW498331B
公开(公告)日：2002-08-11
申请号：TW089104282
申请日：2000-03-09
申请人：日立製作所股份有限公司
发明人：關口知紀 , 竹村理一郎 , 谷一彥 , 木村勝高 , 高橋繼雄
IPC分类号： G11C
CPC分类号： G11C7/02 , G11C5/06 , G11C5/063 , G11C8/08 , G11C8/14 , G11C11/408 , G11C11/4085 , G11C11/4096 , G11C11/4097 , H01L27/0207 , H01L27/10814 , H01L27/10882
摘要：本發明是關於半導體裝置，其課題是在於解決：在追求微細加工的高集成DRAM中，資料線一字元線間的耦台電容會在資料線對間形成不平衡，若在資料線一字元線間的耦合電容中產生不平衡，則會因為在放大資料線時字元線中所產生的雜訊較大，而導致資料線上的微小信號劣化，造成錯誤放大資料的危險性增加。其解決手段：是以隔1條或複數條的方式來將複數個記憶格(該複數個記憶格是連接於一條的資料線)的複數條字元線交互連接於副字元驅動器列(該副字元驅動器列是配置於記憶體陣列的相反側)。其功效：在資料線放大時，正負的字元線雜訊會在副字元驅動器中相互抵消，而使能夠減低字元線雜訊。因此，同防止感測放大器所讀出之信號的劣化，進而能夠提高記憶體動作的可靠性。
简体摘要：本发明是关于半导体设备，其课题是在于解决：在追求微细加工的高集成DRAM中，数据线一字符线间的耦台电容会在数据线对间形成不平衡，若在数据线一字符线间的耦合电容中产生不平衡，则会因为在放大数据线时字符线中所产生的噪声较大，而导致数据在线的微小信号劣化，造成错误放大数据的危险性增加。其解决手段：是以隔1条或复数条的方式来将复数个记忆格(该复数个记忆格是连接于一条的数据线)的复数条字符线交互连接于副字符驱动器列(该副字符驱动器列是配置于内存数组的相反侧)。其功效：在数据线放大时，正负的字符线噪声会在副字符驱动器中相互抵消，而使能够减低字符线噪声。因此，同防止传感放大器所读出之信号的劣化，进而能够提高内存动作的可靠性。

4. 发明专利

TW223705B 具有電壓限制電路之半導體積體電路失效
简体标题：具有电压限制电路之半导体集成电路
公开(公告)号：TW223705B
公开(公告)日：1994-05-11
申请号：TW081105258
申请日：1992-07-02
申请人：日立超愛爾.愛斯.愛工程股份有限公司 , 日立製作所股份有限公司
发明人：上田茂樹 , 田中均 , 青木正和 , 高橋繼雄 , 衛藤潤 , 堀口真志 , ?谷一彥
IPC分类号： H01L
CPC分类号： G11C5/147 , G05F1/465 , H01L27/0248 , H01L2224/48091 , H01L2924/00014
摘要：一種電壓限制電路置於一半導體ＩＣ晶片中以減小一按比例減小元件（scaled-down element ）之內部電路的操作電壓。藉由此擺設之Ｖｃｃ配線的小電容構成一諧振電路連同一Ｖｃｃ配線的電感。在諧振電路之諧振引起雜訊（noise）及供給電流的大量變化。一附加電容被連接於Ｖｃｃ配線與Ｖｓｓ配線之間以抑制此變化及雜訊。電容是藉由一ＰＮ接合而做成的，且串聯地連接至一阻尼電阻（damping resistance）。
简体摘要：一种电压限制电路置于一半导体ＩＣ芯片中以减小一按比例减小组件（scaled-down element ）之内部电路的操作电压。借由此摆设之Ｖｃｃ配线的小电容构成一谐振电路连同一Ｖｃｃ配线的电感。在谐振电路之谐振引起噪声（noise）及供给电流的大量变化。一附加电容被连接于Ｖｃｃ配线与Ｖｓｓ配线之间以抑制此变化及噪声。电容是借由一ＰＮ接合而做成的，且串联地连接至一阻尼电阻（damping resistance）。

5. 发明专利

TW380313B 半導體積體電路无效
简体标题：半导体集成电路
公开(公告)号：TW380313B
公开(公告)日：2000-01-21
申请号：TW085109692
申请日：1996-08-09
申请人：日立製作所股份有限公司 , 德州儀器有限公司
发明人：鈴木幸英 , 久保田記章 , 荒井公司 , 高橋繼雄 , 助川俊一 , 阿部浩一
IPC分类号： H01L
摘要：本發明乃有關：備有以過激勵（Overdrive）方式被驅動之差動放大電路之半導體積體電路者，例如適用於為高積體化，工作電壓被低電壓化之ＤＲＡＭ（Dynamic Random Accees Memory）而有效之技術者。本發明之目的乃在：即使供給感測放大器（sense amplifier）之電源電壓較高時，亦可防止過剩之激勵過度（over drive）者。本發明之特徵乃在：控制電路（ＴＧ）採用：在感測放大器之激活化定時（activation timing）中，在最初被激活化之第１控制信號（φＳＡ１Ｂ）以電源電壓（ＶＤＤ)為工作電源來供給，在接著被激活化之第2控制信號（φＳＡ２Ｂ）則以較前述電源電壓為低電平之降壓電壓（ＶＤＬ）作為其工作電源來供給，等之過激勵技術時；作為規定第１控制信號之激活化至第２控制信號之激活化為止之過激勵時間之延遲機構（１２）乃採用：以電源電壓（ＶＤＤ）為工作電源之反相器，使延遲電路之延遲時間，具有對電源電壓之負之依賴性者（圖1）。
简体摘要：本发明乃有关：备有以过激励（Overdrive）方式被驱动之差动放大电路之半导体集成电路者，例如适用于为高积体化，工作电压被低电压化之ＤＲＡＭ（Dynamic Random Accees Memory）而有效之技术者。本发明之目的乃在：即使供给传感放大器（sense amplifier）之电源电压较高时，亦可防止过剩之激励过度（over drive）者。本发明之特征乃在：控制电路（ＴＧ）采用：在传感放大器之激活化定时（activation timing）中，在最初被激活化之第１控制信号（φＳＡ１Ｂ）以电源电压（ＶＤＤ)为工作电源来供给，在接着被激活化之第2控制信号（φＳＡ２Ｂ）则以较前述电源电压为低电平之降压电压（ＶＤＬ）作为其工作电源来供给，等之过激励技术时；作为规定第１控制信号之激活化至第２控制信号之激活化为止之过激励时间之延迟机构（１２）乃采用：以电源电压（ＶＤＤ）为工作电源之反相器，使延迟电路之延迟时间，具有对电源电压之负之依赖性者（图1）。

6. 发明专利

TW317661B 動態型隨機存取記憶體失效
简体标题：动态型随机存取内存
公开(公告)号：TW317661B
公开(公告)日：1997-10-11
申请号：TW084109023
申请日：1995-08-29
申请人：日立製作所股份有限公司 , 德州儀器有限公司
发明人：小松崎勝雄 , 中村正行 , 佐伯亮 , 牧村智佐 , 高橋繼雄 , 鈴木幸英 , 檢見崎兼秀
IPC分类号： H01L
CPC分类号： G11C29/80 , G11C8/14 , G11C11/418 , G11C29/83 , H01L27/105
摘要：本發明揭示一種動態型隨機存取記憶體，配設有，具有對主字組線之延伸方向分割之長度，且在與上述主字組線文叉之位位線方向配設１條以上，而連接多數動態型隨記憶單元而成之副字組線，以及，延伸而與上述主字組線垂直相交，傳遞從上述多數副字組線中選擇１條副字組線之選擇信號之多數副字組選擇線，藉接受上述主字組線之選擇信號與上述副字組選擇信號線之選擇信號之邏輯電路，形成上述副字組線之選擇信號，同時以上述主字組線及選擇信號與上述副字組選擇信號線之選擇信號之邏輯電路副字組線選擇線之非選擇狀態之電壓位準，當作電路之接地電位。藉此，縱使與主字組線垂直相交之多數副字組選擇線有絕緣不良狀態存在，也不會有漏洩電流，藉此可救濟直流不良。因而得提供，能夠以簡單之架構實現提高製成率之動態型隨機存取記憶體（ＲＡＭ）。
简体摘要：本发明揭示一种动态型随机存取内存，配设有，具有对主字组线之延伸方向分割之长度，且在与上述主字组线文叉之位位线方向配设１条以上，而连接多数动态型随记忆单元而成之副字组线，以及，延伸而与上述主字组线垂直相交，传递从上述多数副字组线中选择１条副字组线之选择信号之多数副字组选择线，藉接受上述主字组线之选择信号与上述副字组选择信号线之选择信号之逻辑电路，形成上述副字组线之选择信号，同时以上述主字组线及选择信号与上述副字组选择信号线之选择信号之逻辑电路副字组线选择线之非选择状态之电压位准，当作电路之接地电位。借此，纵使与主字组线垂直相交之多数副字组选择线有绝缘不良状态存在，也不会有漏泄电流，借此可救济直流不良。因而得提供，能够以简单之架构实现提高制成率之动态型随机存取内存（ＲＡＭ）。

7. 发明专利

TW301726B 半導體記憶裝置失效
简体标题：半导体记忆设备
公开(公告)号：TW301726B
公开(公告)日：1997-04-01
申请号：TW084112497
申请日：1995-11-23
申请人：日立裝置工程股份有限公司 , 日立製作所股份有限公司
发明人：高橋繼雄 , 橘川五郎 , 川靖 , 中村正行 , 秋葉武定
IPC分类号： G06F
CPC分类号： H01L27/10805 , G11C7/10 , G11C11/408 , G11C11/4096 , G11C11/4097 , H01L27/105
摘要：一種半導體記憶裝置，係將動態型ＲＡＭ等之記憶板ＭＡＴＬ及ＭＡＲＴ等分割為含互相直交配置之副文字線ＳＷ０～ＳＷ８等及副位線ＳＢ０＊～ＳＢ３＊等以及在此等副文字線及副位線交點配置成格子狀之動態型記憶單位之記憶陣列，及含對應設於副文字線之單位副文字線驅動電路之副文字線驅動部ＷＤＲ０４～ＷＤＲ７５等，及含對應設於副位線之單位放大電路及列選擇開關之讀出放大器ＳＭＲ３０～４７等，分別具有指定之副位線經列選擇開關選擇連接之副共ＩＯ線ＳＩＯ０＊～ＳＩＯ３＊等之所定數副記憶板ＳＭＲ００～ＳＭＲ７７，予以單元化，並以格子狀配置此等副記憶板，其上層形成互相直交且分別以副字線及副位線之整數倍節距配置之主字線ＭＷ３０＊等及列選擇信號線ＹＳ４０等，及指定之副共ＭＩＯ４３＊等。
简体摘要：一种半导体记忆设备，系将动态型ＲＡＭ等之记忆板ＭＡＴＬ及ＭＡＲＴ等分割为含互相直交配置之副文本线ＳＷ０～ＳＷ８等及副位线ＳＢ０＊～ＳＢ３＊等以及在此等副文本线及副位线交点配置成格子状之动态型记忆单位之记忆数组，及含对应设于副文本线之单位副文本线驱动电路之副文本线驱动部ＷＤＲ０４～ＷＤＲ７５等，及含对应设于副位线之单位放大电路及列选择开关之读出放大器ＳＭＲ３０～４７等，分别具有指定之副位线经列选择开关选择连接之副共ＩＯ线ＳＩＯ０＊～ＳＩＯ３＊等之所定数副记忆板ＳＭＲ００～ＳＭＲ７７，予以单元化，并以格子状配置此等副记忆板，其上层形成互相直交且分别以副字线及副位线之整数倍节距配置之主字线ＭＷ３０＊等及列选择信号线ＹＳ４０等，及指定之副共ＭＩＯ４３＊等。

8. 发明专利

TW520512B 半導體積體電路及半導體電路系統有权
简体标题：半导体集成电路及半导体电路系统
公开(公告)号：TW520512B
公开(公告)日：2003-02-11
申请号：TW090112946
申请日：2001-05-29
申请人：日立製作所股份有限公司 , 日立超愛爾.愛斯.愛.系統股份有限公司
发明人：堂野千晶 , 高橋繼雄 , 藤澤宏樹 , 礒田正典
IPC分类号： G11C
CPC分类号： G11C29/789 , G11C14/00 , G11C16/0441 , G11C2216/10
摘要：一種半導體積體電路，係具備：
具第1構成之記憶格的第1記憶部；
具第2構成之記憶格的第2記憶部；
受信來自外部之多數控制信號的多數控制端子；及
受信用於選擇上述第1記憶部內之記憶格之多數位址信號的多數位址端子；
構成可依輸入上述控制端子之信號與輸入上述位址端子之信號之至少一部分之第1組合來指示上述第1記憶部之動作內容，依輸入上述控制端子之信號與輸入上述位址端子之信號之至少一部分之第2組合來指示上述第2記憶部之動作內容。
简体摘要：一种半导体集成电路，系具备：具第1构成之记忆格的第1记忆部；具第2构成之记忆格的第2记忆部；受信来自外部之多数控制信号的多数控制端子；及受信用于选择上述第1记忆部内之记忆格之多数码址信号的多数码址端子；构成可依输入上述控制端子之信号与输入上述位址端子之信号之至少一部分之第1组合来指示上述第1记忆部之动作内容，依输入上述控制端子之信号与输入上述位址端子之信号之至少一部分之第2组合来指示上述第2记忆部之动作内容。

9. 发明专利

TW503396B 半導體裝置有权
简体标题：半导体设备
公开(公告)号：TW503396B
公开(公告)日：2002-09-21
申请号：TW089122250
申请日：2000-10-23
申请人：日立製作所股份有限公司
发明人：竹村理一郎 , 關口知紀 , 木村勝高 , 谷一彥 , 高橋繼雄
IPC分类号： G11C
CPC分类号： H01L27/10894 , G11C11/4097 , H01L27/10897
摘要：本發明揭示一種半導體裝置，實施感測放大器交互配置時，從副記憶器陣列(SMA)將資料線拉出到感測放大器(SA)之方式，係將在副記憶器陣列內連接之兩條資料線，或中間夾有兩條資料線之兩條資料線連接到相鄰接之感測放大器。亦即，使夾在連接到相鄰兩感測放大器之各資料線間之資料線之數目為偶數(0、2、4、－－－)。
如此，便可以避免在感測放大器塊與副記憶器陣列之連接部分發生斷線、短路，可以使布置容易。
简体摘要：本发明揭示一种半导体设备，实施传感放大器交互配置时，从副记忆器数组(SMA)将数据线拉出到传感放大器(SA)之方式，系将在副记忆器数组内连接之两条数据线，或中间夹有两条数据线之两条数据线连接到相邻接之传感放大器。亦即，使夹在连接到相邻两传感放大器之各数据线间之数据线之数目为偶数(0、2、4、－－－)。如此，便可以避免在传感放大器块与副记忆器数组之连接部分发生断线、短路，可以使布置容易。

10. 发明专利

TW235363B 動態隨機存取記憶體以及使用這種記憶體之資訊處理系統失效
简体标题：动态随机存取内存以及使用这种内存之信息处理系统
公开(公告)号：TW235363B
公开(公告)日：1994-12-01
申请号：TW082111104
申请日：1993-12-28
申请人：日立製作所股份有限公司
发明人：大鳥浩 , 大綦一義 , 中村正行 , 松本哲郎 , 河原尊之 , 高橋繼雄 , ?谷一彥
IPC分类号： G11C , G06F
CPC分类号： G11C11/4097 , G11C11/4091
摘要：本發明係有關於動態隨機存取記憶體（ＤＲＡＭ）以及使用這種記憶體之資訊處理系統，係特別有關於可有效地利用於例如做成具有大記憶容量的動態隨機存取記憶體之技術、以及使用這種動態隨機存取記憶體的資訊處理系統之技術。
簡單地說係提供一種使用已將「配對(pair)ＭＯＳＦＥＴ」的特性之分佈不均予以補償過的感測放大器之記憶體。可將位元線之寄生容量值與記憶格子的容量值之比擴大成大約２０倍以上。且設有可在於中央來切離位元線之開關用ＭＯＳＦＥＴ，可因應必要將其切離。並且以複數的記憶體行列為一組，設有將連接有感測放大器的共通源極線之間予以互相連接之開關用ＭＯＳＦＥＴ藉以將共通源極線的電荷互相再利用。
简体摘要：本发明系有关于动态随机存取内存（ＤＲＡＭ）以及使用这种内存之信息处理系统，系特别有关于可有效地利用于例如做成具有大记忆容量的动态随机存取内存之技术、以及使用这种动态随机存取内存的信息处理系统之技术。简单地说系提供一种使用已将“配对(pair)ＭＯＳＦＥＴ”的特性之分布不均予以补偿过的传感放大器之内存。可将比特线之寄生容量值与记忆格子的容量值之比扩大成大约２０倍以上。且设有可在于中央来切离比特线之开关用ＭＯＳＦＥＴ，可因应必要将其切离。并且以复数的内存行列为一组，设有将连接有传感放大器的共通源极线之间予以互相连接之开关用ＭＯＳＦＥＴ借以将共通源极线的电荷互相再利用。

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