专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明专利

TW317661B 動態型隨機存取記憶體失效
简体标题：动态型随机存取内存
公开(公告)号：TW317661B
公开(公告)日：1997-10-11
申请号：TW084109023
申请日：1995-08-29
申请人：日立製作所股份有限公司 , 德州儀器有限公司
发明人：小松崎勝雄 , 中村正行 , 佐伯亮 , 牧村智佐 , 高橋繼雄 , 鈴木幸英 , 檢見崎兼秀
IPC分类号： H01L
CPC分类号： G11C29/80 , G11C8/14 , G11C11/418 , G11C29/83 , H01L27/105
摘要：本發明揭示一種動態型隨機存取記憶體，配設有，具有對主字組線之延伸方向分割之長度，且在與上述主字組線文叉之位位線方向配設１條以上，而連接多數動態型隨記憶單元而成之副字組線，以及，延伸而與上述主字組線垂直相交，傳遞從上述多數副字組線中選擇１條副字組線之選擇信號之多數副字組選擇線，藉接受上述主字組線之選擇信號與上述副字組選擇信號線之選擇信號之邏輯電路，形成上述副字組線之選擇信號，同時以上述主字組線及選擇信號與上述副字組選擇信號線之選擇信號之邏輯電路副字組線選擇線之非選擇狀態之電壓位準，當作電路之接地電位。藉此，縱使與主字組線垂直相交之多數副字組選擇線有絕緣不良狀態存在，也不會有漏洩電流，藉此可救濟直流不良。因而得提供，能夠以簡單之架構實現提高製成率之動態型隨機存取記憶體（ＲＡＭ）。
简体摘要：本发明揭示一种动态型随机存取内存，配设有，具有对主字组线之延伸方向分割之长度，且在与上述主字组线文叉之位位线方向配设１条以上，而连接多数动态型随记忆单元而成之副字组线，以及，延伸而与上述主字组线垂直相交，传递从上述多数副字组线中选择１条副字组线之选择信号之多数副字组选择线，藉接受上述主字组线之选择信号与上述副字组选择信号线之选择信号之逻辑电路，形成上述副字组线之选择信号，同时以上述主字组线及选择信号与上述副字组选择信号线之选择信号之逻辑电路副字组线选择线之非选择状态之电压位准，当作电路之接地电位。借此，纵使与主字组线垂直相交之多数副字组选择线有绝缘不良状态存在，也不会有漏泄电流，借此可救济直流不良。因而得提供，能够以简单之架构实现提高制成率之动态型随机存取内存（ＲＡＭ）。

2. 发明专利

TW314625B 半導體記憶裝置和記憶系統失效
简体标题：半导体记忆设备和记忆系统
公开(公告)号：TW314625B
公开(公告)日：1997-09-01
申请号：TW085104304
申请日：1996-04-11
申请人：日立超愛爾.愛斯.愛工程股份有限公司 , 日立製作所股份有限公司
发明人：北目哲也 , 村中雅也 , 宮武伸一 , 森野誠 , 鈴木幸英 , 檢見崎兼秀
IPC分类号： G11C
摘要：藉由指定特定之寫入動作模式，可以同時選擇不同記憶體陣列的２個記憶體單元，使在上述電容器存在有電荷的狀態對應於寫入信號的邏輯１，而使在上述電容器不存在有電荷的狀態對應於寫入信號的還輯０，如此般寫入相同的資料，又，藉著指定特定的讀取動作模式，可以同時選擇不同記憶體陣列的２個動態型記憶單元，對應於上述寫入動作，使在動態型記憶單元之電容器存在有電荷的狀態對應於讀取信號的邏輯１，而使在電容器不存在有電荷的狀態對應於讀取信號的還輯０，藉此使２個讀取信號的邏輯１優先被輸出。
简体摘要：借由指定特定之写入动作模式，可以同时选择不同内存数组的２个内存单元，使在上述电容器存在有电荷的状态对应于写入信号的逻辑１，而使在上述电容器不存在有电荷的状态对应于写入信号的还辑０，如此般写入相同的数据，又，借着指定特定的读取动作模式，可以同时选择不同内存数组的２个动态型记忆单元，对应于上述写入动作，使在动态型记忆单元之电容器存在有电荷的状态对应于读取信号的逻辑１，而使在电容器不存在有电荷的状态对应于读取信号的还辑０，借此使２个读取信号的逻辑１优先被输出。

3. 发明专利

TW280910B 半導体記憶体系統失效
简体标题：半导体记忆体系统
公开(公告)号：TW280910B
公开(公告)日：1996-07-11
申请号：TW084105469
申请日：1995-05-30
申请人：日立超愛爾.愛斯.愛工程股份有限公司 , 日立製作所股份有限公司
发明人：片山雅弘 , 北目哲也 , 尾方真弘 , 村中雅也 , 和田省治 , 青柳秀朋 , 檢見崎兼秀
IPC分类号： G11C , H01L
CPC分类号： G11C29/80 , G11C29/02 , G11C29/44
摘要：本發明係藉由：一與動態型ＲＡＭ相同之位址及控制用之輸入界面部，一與由複數個動態型ＲＡＭ所構成之記憶體裝置的資料庫對應之輸出入界面部，一可電氣寫入動態型ＲＡＭ之實質的晶片位址及Ｘ系的不良位址，且實質上經永久化之記憶電路，一由藉由經輸入之Ｘ位址信號及上述記憶電路之不良位址的比較一致信號經選擇字線，並藉由Ｙ位址信號選擇行之動態型ＲＡＭ所構成之冗餘救濟用ＲＡＭ部，一將相關之冗餘救濟用ＲＡＭ部的資料輸出入庫，與對應於不良晶片位址之資輸出入端子接續之選擇部，一將與該選擇部對應之輸出入電路活性化之資料輸出入部，以及一將上述不良之動態型ＲＡＭ的輸出端子，於讀出動作時，令其成為高阻抗狀態之輸出控制信號，予以輸出之罩覆器部，構成缺陷救濟用ＬＳＩ；將該ＬＳＩ搭載於模組記憶體上。
简体摘要：本发明系借由：一与动态型ＲＡＭ相同之位址及控制用之输入界面部，一与由复数个动态型ＲＡＭ所构成之内存设备的数据库对应之输出入界面部，一可电气写入动态型ＲＡＭ之实质的芯片位址及Ｘ系的不良位址，且实质上经永久化之记忆电路，一由借由经输入之Ｘ位址信号及上述记忆电路之不良位址的比较一致信号经选择字线，并借由Ｙ位址信号选择行之动态型ＲＡＭ所构成之冗余救济用ＲＡＭ部，一将相关之冗余救济用ＲＡＭ部的数据输出入库，与对应于不良芯片位址之资输出入端子接续之选择部，一将与该选择部对应之输出入电路活性化之数据输出入部，以及一将上述不良之动态型ＲＡＭ的输出端子，于读出动作时，令其成为高阻抗状态之输出控制信号，予以输出之罩覆器部，构成缺陷救济用ＬＳＩ；将该ＬＳＩ搭载于模块内存上。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式