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1. 发明授权

KR101168768B1 텅스텐 박막의 거칠기를 감소시키며 스텝 커버리지를개선하는 방법 有权
标题翻译：降低钨膜粗糙度和提高台阶覆盖率的方法
公开(公告)号：KR101168768B1
公开(公告)日：2012-07-25
申请号：KR1020040036346
申请日：2004-05-21
申请人： 노벨러스 시스템즈, 인코포레이티드
发明人： 이,상협 , 레비,칼비. , 펠리스,아론알. , 웅세나쿰,파냐 , 가오,쥬웬 , 콜린스,조슈아 , 아쉬타니,카이한에이. , 성,중환 , 챈,라나히우루이
IPC分类号： H01L21/283
CPC分类号： H01L21/28562 , H01L21/28556 , H01L21/76843 , H01L21/76876 , H01L21/76877 , Y10S438/902
摘要： 서브스트레이트에 환원 가스 그리고 텅스텐-함유 가스를 교차 제공함으로써 반도체 서브스트레이트의 표면 상에 텅스텐 핵형성 박막이 형성된다. 이 방법의 각 사이클은 텅스텐 박막의 하나 이상의 단일 층을 제공한다. 이 박막은 등각이며 심지어 높은 종횡비 접촉 창에서도 개선된 스텝 커버리지를 갖는다.
반도체 서브스트레이트, 텅스텐, 핵형성, 환원 가스, 텅스텐-함유 가스, 교차증착

2. 发明公开

KR1020110055496A 텅스텐 박막의 거칠기를 감소시키며 스텝 커버리지를 개선하는 방법 无效
标题翻译：降低TUNGSTEN薄膜粗糙度并改善步骤覆盖的方法
公开(公告)号：KR1020110055496A
公开(公告)日：2011-05-25
申请号：KR1020110032098
申请日：2011-04-07
申请人： 노벨러스 시스템즈, 인코포레이티드
发明人： 이,상협 , 레비,칼비. , 펠리스,아론알. , 웅세나쿰,파냐 , 가오,쥬웬 , 콜린스,조슈아 , 아쉬타니,카이한에이. , 성,중환 , 챈,라나히우루이
IPC分类号： H01L21/285
CPC分类号： H01L21/28562 , H01L21/28556 , H01L21/76843 , H01L21/76876 , H01L21/76877 , Y10S438/902
摘要： PURPOSE: A method for reducing tungsten film roughness and enlarging a step coverage is provided to add nitrogen to a processing gas flow, thereby reducing tungsten film roughness and enlarging a step coverage. CONSTITUTION: A semiconductor substrate is arranged on a deposition chamber(301). The semiconductor substrate is heated up to a temperature required for forming a tungsten core(303). The temperature for forming a core is between 200 and 475°C. A thin tungsten core forming layer is formed on the semiconductor substrate(305). A tungsten bulk layer is formed on the core forming layer(307).
摘要翻译：目的：提供一种降低钨膜粗糙度和扩大台阶覆盖率的方法，以便在加工气流中加入氮气，从而降低钨膜粗糙度并扩大台阶覆盖范围。构成：半导体衬底布置在沉积室（301）上。将半导体衬底加热至形成钨芯（303）所需的温度。形成芯的温度在200和475℃之间。在半导体衬底（305）上形成薄钨芯形成层。在芯形成层（307）上形成钨体层。

3. 发明授权

KR100148599B1 유전체 박막상의 무결함 화합물 반도체 박막의 제조방법 失效
标题翻译：在电介质薄膜上制造无缺陷化合物半导体薄膜的方法
公开(公告)号：KR100148599B1
公开(公告)日：1998-12-01
申请号：KR1019940029924
申请日：1994-11-15
申请人： 한국전자통신연구원
发明人： 이번 , 윤미영 , 백종협
IPC分类号： H01L21/20
CPC分类号： H01L21/02178 , H01L21/02241 , H01L21/02255 , H01L21/02395 , H01L21/02463 , H01L21/02546 , H01L21/02573 , H01L21/02664 , H01L21/31666 , Y10S438/902 , Y10S438/907 , Y10S438/967
摘要： 본 발명은 유전체 박막상에 무결함 반도체 격자구조를 갖는 화합물 반도체 반도체 박막을 제조하는 방법에 관한 것이다.
본 발명은 고농도의 탄소 불순물이 첨가된 AlGaInAs 계열의 박막층 위에 이종의 화합물 반도체 박막인 GaAs, InGaAs 또는 InAs 층을 가지는 다층 구조에 대해 수증기 분위기에서 열처리하여 산화시키는 것을 특징으로하여 수행되며. 본 발명에 의해 유전체인 Al
2 O
3 박막층위에 이종 화합물 반도체의 박막층을 결함없이 빠르게 성장시킬 수 있는 효과

4. 发明公开

KR1020040089306A 반도체소자의 콘택홀 형성방법 有权
标题翻译：用于形成半导体器件的接触孔以减少接触电阻的方法
公开(公告)号：KR1020040089306A
公开(公告)日：2004-10-21
申请号：KR1020030023022
申请日：2003-04-11
申请人： 에스케이하이닉스 주식회사
发明人： 이호석 , 김동석 , 김진웅
IPC分类号： H01L21/28
CPC分类号： H01L21/02063 , H01L21/02052 , H01L21/31116 , H01L21/76897 , Y10S438/902 , Y10S438/906 , Y10S438/963
摘要： PURPOSE: A method for forming a contact hole of a semiconductor device is provided to reduce contact resistance by removing polymer residues generated at bottom of a contact hole using plasma containing oxygen gas. CONSTITUTION: A conductive pattern(102) including a hard mask(104) and a spacer(106) is formed on a substrate(100). A capping layer(108) and an interlayer dielectric(110) are sequentially formed on the resultant structure. By selectively etching the interlayer dielectric, a desired portion of the capping layer is exposed. The exposed capping layer is removed, thereby forming a contact hole(114). Polymer residues on the bottom of the contact hole are changed to a silicon oxide layer(118) by plasma treatment containing oxygen gas. Then, the silicon oxide layer is removed by cleaning.
摘要翻译：目的：提供一种用于形成半导体器件的接触孔的方法，通过使用含氧气体的等离子体除去在接触孔底部产生的聚合物残渣来降低接触电阻。构成：在基板（100）上形成包括硬掩模（104）和间隔件（106）的导电图案（102）。在所得到的结构上依次形成覆盖层（108）和层间电介质（110）。通过选择性地蚀刻层间电介质，露出覆盖层的期望部分。去除露出的覆盖层，从而形成接触孔（114）。通过含有氧气的等离子体处理将接触孔底部的聚合物残渣变成氧化硅层（118）。然后，通过清洗除去氧化硅层。

5. 发明公开

KR1020040004911A 반도체 장치에서 셀프 얼라인 콘택홀 형성 방법 有权
标题翻译：用于制造半导体器件的自对准接触孔的方法
公开(公告)号：KR1020040004911A
公开(公告)日：2004-01-16
申请号：KR1020020039138
申请日：2002-07-06
申请人： 삼성전자주식회사
发明人： 송종희 , 서준
IPC分类号： H01L21/3205
CPC分类号： H01L21/76897 , Y10S438/902 , Y10S438/976
摘要： PURPOSE: A method for fabricating a self-aligned contact hole of a semiconductor device is provided to improve reliability and yield of the semiconductor device by minimizing a defect caused by a consumed nitride layer pattern for capping a conductive layer in a process for forming the self-aligned contact hole. CONSTITUTION: Conductive structures including a conductive layer pattern(103) and a passivation layer pattern formed on the upper surface and the sidewall of the conductive layer pattern are formed on a semiconductor substrate(100). The first insulation layer(114a) is formed to bury the gas between the conductive structures. The first insulation layer and the upper surface of the first insulation layer and the passivation layer pattern are sequentially etched back by a predetermined thickness so that the upper surface of the exposed passivation layer pattern is processed to be flat. The second insulation layer is formed on the resultant structure. A predetermined portion of the second and first insulation layers is selectively removed by a photolithography process to form a contact hole between the conductive structures wherein the semiconductor substrate is exposed to the contact hole.
摘要翻译：目的：提供一种用于制造半导体器件的自对准接触孔的方法，以通过最小化在用于形成自身的工艺中用于封盖导电层的消耗的氮化物层图案所引起的缺陷来提高半导体器件的可靠性和产量对准接触孔。构成：在半导体衬底（100）上形成包括形成在导电层图案的上表面和侧壁上的导电层图案（103）和钝化层图案的导电结构。第一绝缘层（114a）形成为在导电结构之间埋置气体。将第一绝缘层和第一绝缘层的上表面和钝化层图案依次蚀刻回预定厚度，使得暴露的钝化层图案的上表面被处理成平坦的。在所得结构上形成第二绝缘层。通过光刻工艺选择性地去除第二和第一绝缘层的预定部分，以在半导体衬底暴露于接触孔的导电结构之间形成接触孔。

6. 发明公开

KR1020000062317A 유도결합 플라즈마 화학증착법 有权
标题翻译：电感耦合等离子体化学气相沉积
公开(公告)号：KR1020000062317A
公开(公告)日：2000-10-25
申请号：KR1019997005753
申请日：1997-12-22
申请人： 램 리서치 코포레이션
发明人： 셔플보담폴케빈 , 맥밀린브라이언 , 디모스알렉스티. , 구옌후옹 , 베르니부치 , 벤-도르모니크
IPC分类号： C23C16/40
CPC分类号： H01J37/321 , C23C16/402 , C23C16/507 , H01L21/02126 , H01L21/02164 , H01L21/02211 , H01L21/02274 , H01L21/02301 , H01L21/02315 , H01L21/02362 , H01L21/31612 , H01L21/76837 , Y10S438/902 , Y10S438/906
摘要： 유도결합플라즈마-강화화학증착반응기의프로세스챔버내에서기판상에유전체필름을증착시키는방법. 반도체기판상의도전성라인사이의갭을충전하고캡층을증착시킬수 있다. 프로세스챔버내에기판이위치하는기판지지수단을가열함으로써필름스트레스는감소되고물리적특성은상당히향상된필름을제조할수 있다.
摘要翻译：一种在电感耦合等离子体增强化学气相沉积反应器的处理室中的西部板上沉积介电膜的方法。可以填充半导体衬底上的导线之间的间隙并且可以沉积帽层。通过加热其中衬底位于处理室中的衬底支撑装置，可以降低膜应力并且可以生产具有显着改善的物理性质的膜。

7. 发明授权

KR100142191B1 헤테로에피택셜구조물및이의형성방법 失效
标题翻译：异构结构及其制造方法
公开(公告)号：KR100142191B1
公开(公告)日：1998-07-15
申请号：KR1019890015510
申请日：1989-10-27
申请人： 텍사스 인스트루먼츠 인코포레이티드
发明人： 영중-콰 , 도널드엘플름튼
IPC分类号： H01L21/20
CPC分类号： H01L21/3245 , H01L21/02381 , H01L21/02463 , H01L21/02505 , H01L21/02546 , H01L21/02631 , H01L21/02664 , Y10S148/003 , Y10S148/065 , Y10S438/902 , Y10S438/933
摘要： 내용 없음

8. 发明授权

KR101164690B1 유기 ＡＲＣ를 구비하는 반도체 장치 및 그것을 위한 방법 有权
标题翻译：具有有机抗反射涂层的半导体器件及其方法
公开(公告)号：KR101164690B1
公开(公告)日：2012-07-11
申请号：KR1020067001728
申请日：2004-07-13
申请人： 엔엑스피 유에스에이, 인코포레이티드
发明人： 레베르,더글라스,엠. , 홀,마크,디. , 정커,커트,에이치. , 패터슨,카일,더블유. , 스티븐스,탭앨런 , 테이스,에드워드,케이. , 다크시나-무르티,스리칸테스와라 , 라이트,마릴린아이린
IPC分类号： H01L21/3205 , B82Y40/00
CPC分类号： H01L21/02164 , H01L21/02274 , H01L21/0276 , H01L21/0332 , H01L21/0338 , H01L21/28035 , H01L21/28123 , H01L21/31612 , H01L21/32139 , H01L29/6659 , H01L29/7833 , Y10S438/902 , Y10S438/952
摘要： 반도체 장치(10)를 제조하는 경우, 에칭되는 도전성 재료(16) 위의 패터닝 스택은 하부의 TEOS층(20)을 패터닝하는데 이용되는 패터닝된 포토레지스트층(22)를 갖는다. TEOS층(20)은 종래보다 낮은 온도에서 피착된다. 저온 TEOS층(20)은도전층(16) 위에 있는 유기 ARC(18) 위에 존재한다. 저온 TEOS층(20)은 유기 ARC(18)와 포토레지스트(22) 사이의 부착성을 제공하고, 낮은 결함성을 갖고, 하드 마스크로서 동작하며, 유기 ARC(18)와 결합하여, 원치 않는 반사를 감소시키는 것을 돕는 위상 시프트층으로서 기능한다.
유기 ARC, TEOS층, 포토레지스트, 산화제, 도전층, 에칭

9. 发明授权

KR100200167B1 보호기능의 습기 저항 캡핑층을 가지는 스핀온 유리층 失效
标题翻译： SOG防潮保护层
公开(公告)号：KR100200167B1
公开(公告)日：1999-06-15
申请号：KR1019920703066
申请日：1991-05-28
申请人： 잘링크 세미컨덕터 인크.
发明人： 오우엘렛,루크
IPC分类号： H01L21/312
CPC分类号： H01L21/02129 , H01L21/02203 , H01L21/02282 , H01L21/02337 , H01L21/02362 , H01L21/3105 , H01L21/31051 , H01L21/31058 , H01L21/31695 , H01L21/76801 , H01L23/291 , H01L23/3171 , H01L2924/0002 , Y10S438/902 , H01L2924/00
摘要： 알루미늄등과 같은 저 용융점, 비 내열성 물질로 덮힌 기판상에 스핀온 유리층(SOG)를 적용하는 방법을 기술하고 있다. 이 방법에서, 적용된 스핀온 유리층은 물 및 반응부산물의 불연속 및 배기공정을 거치고, 그후 수분확산에 저항하는 보호기능의 유전체층으로 캡된다.

10. 发明授权

KR100140464B1 실리사이드 전극을 갖는 반도체장치의 제조방법 失效
标题翻译：用于制造具有硅化物电极的半导体器件的方法
公开(公告)号：KR100140464B1
公开(公告)日：1998-07-15
申请号：KR1019940021042
申请日：1994-08-25
申请人： 후지쯔 가부시끼가이샤
发明人： 하야시히로미 , 후시다아쓰오
IPC分类号： H01L21/283
CPC分类号： H01L29/6659 , H01L21/76889 , H01L21/76895 , H01L29/66507 , H01L29/66545 , Y10S438/902
摘要： 실리사이드 형성 기술을 사용하여 국소배선을 형성할 수 있는 실리사이드 전극(배선)을 갖는 반도체기판의 제조방법. 본 방법은 국소산화막을 형성하여 적어도 일부가 실리콘표면을 획정하기 위하여 실리콘 반도체기판의 표면을 선택적으로 산화하는 공정과 ; 실리콘표면과 국소산화막을 덮는 코발트 막을 퇴적하는 공정과 ; 코발트막상에 실리콘막을 퇴적하고, 실리콘막을 패턴화하여 실리콘표면으로 부터 국소산화막으로 뻗는 실리콘막 패턴을 형성하는 공정과 ; 코발트막상에 Ti막을 형성하는 공정과 ; 기판을 가열하여 코발트막과 실리콘표면간 및 코발트막과 실리콘 패턴간의 실리사이드 반응을 진행시키는 공정과 ; 잔존하는 TiN막과 코발트막의 미반응 부분을 제거하는 공정을 포함한다.

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