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1. 发明授权

KR101780890B1 반도체 소자 및 그 제조 방법 有权
标题翻译：半导体装置及其制造方法
公开(公告)号：KR101780890B1
公开(公告)日：2017-09-21
申请号：KR1020157037194
申请日：2014-01-06
申请人： 엔크리스 세미컨덕터, 아이엔씨.
发明人： 청,카이
IPC分类号： H01L29/43 , H01L29/49 , H01L21/28 , H01L29/78 , H01L29/66 , H01L29/778 , H01L21/205
CPC分类号： H01L29/402 , H01L21/283 , H01L21/31 , H01L21/31116 , H01L21/32139 , H01L21/76804 , H01L29/2003 , H01L29/401 , H01L29/41 , H01L29/417 , H01L29/41725 , H01L29/42352 , H01L29/42356 , H01L29/66136 , H01L29/66143 , H01L29/66462 , H01L29/66681 , H01L29/7787 , H01L29/7823 , H01L29/8611 , H01L29/868 , H01L29/872
摘要： 본발명은반도체소자및 그제조방법을제공한다. 해당반도체소자에는반도체소자활성영역(1), 전극형상제어층(2), 전극(5)이포함된다.상기전극형상제어층(2)은상기반도체소자활성영역(1) 상에위치하며, 상기전극형상제어층(2)에는알루미늄원소가함유되고알루미늄원소의함량이반도체소자활성영역(1)에서시작하여아래로부터위로점차줄어들고, 전극형상제어층상(2)에전극영역이형성되고전극영역에반도체소자활성영역(1)을향해연장되어종방향으로상기전극형상제어층(2)을관통하는홈이형성되고, 상기홈의측면의전부또는일부가직선경사면또는양측을향해오목하게파여진호형경사면, 또는중앙을향해돌출된호형경사면이며, 상기전극(5)의전부또는일부가전극영역의홈 내에위치하며, 전극(5)의형상과홈의형상이대응되게형성되고, 전극(5)의밑부분이반도체소자활성영역(1)과상호접촉된다. 전극(5)의형상에대한제어를통해전극(5) 근처의전기장세기의분포를변화시켜반도체소자의항복전압및 신뢰성등 성능을향상시킨다.
摘要翻译：本发明提供了一种半导体器件及其制造方法。该半导体器件包括半导体元件有源区1，电极形状控制层2和电极5.电极形状控制层2位于半导体元件有源区1上，在电极形状控制层2中，包含铝元素，并且铝元素的含量从半导体元件有源区1开始从底部到顶部逐渐减小，在电极形状控制层2中形成电极区域，形成沿长度方向延伸通过电极控制层（2）并且朝向半导体元件有源区（1）延伸的凹槽，并且凹槽的全部或部分侧表面朝向直的倾斜表面或两侧凹入，电极5以电极5的全部或一部分位于电极区域的槽内并且电极5的形状和槽的形状相互对应的方式形成，与半导体元件有源区（1）接触。通过控制电极5的形状，改变电极5附近的电场强度的分布以改善诸如半导体器件的击穿电压和可靠性的性能。

2. 发明公开

KR1020170037478A 스플릿 게이트 플래시 기술에서의 인터디지테이티드 커패시터 审中-实审
标题翻译：分裂栅极闪存技术中的交指型电容器
公开(公告)号：KR1020170037478A
公开(公告)日：2017-04-04
申请号：KR1020150185208
申请日：2015-12-23
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 첸완첸 , 왕유쉬엉 , 첸한유
IPC分类号： H01L49/02 , H01L27/115 , H01L21/3205 , H01L21/768
CPC分类号： H01L27/11575 , H01L21/28282 , H01L27/1157 , H01L27/11573 , H01L28/87 , H01L28/88 , H01L28/91 , H01L29/42344 , H01L29/42352 , H01L29/66181 , H01L29/66833 , H01L29/792 , H01L29/945
摘要： 본개시는, 스플릿게이트플래시메모리셀과함께형성될수 있으며단위면적당높은커패시턴스를제공하는인터디지테이티드(inter-digitated) capacitor) 및형성방법에관한것이다. 일부실시예에서, 인터디지테이티드커패시터는반도체기판의상부표면내에배치된웰 영역을갖는다. 복수의트렌치들이반도체기판의상부표면으로부터웰 영역내의위치로수직으로연장한다. 하부전극들이복수의트렌치들내에배열된다. 하부전극들은복수의트렌치들의내부표면들을따라배열된전하트랩유전체층에의해웰 영역으로부터분리된다. 복수의상부전극들이, 전하트랩유전체층에의해하부전극들로부터측방으로분리되며제1 유전체층에의해웰 영역으로부터수직으로분리된위치에반도체기판위에배열된다.
摘要翻译：本公开涉及可以与分裂栅极闪存单元一起形成并提供每单位面积的高电容和形成方法的交叉指型电容器。在一些实施例中，叉指电容器具有设置在半导体衬底的上表面中的阱区。多个沟槽从半导体衬底的顶表面垂直延伸到阱区中的位置。下电极排列在多个沟槽中。下电极通过沿着多个沟槽的内表面布置的电荷陷阱电介质层与阱区分开。多个上电极通过电荷陷阱电介质层与下电极横向分离，并且通过第一电介质层布置在半导体衬底上与阱区垂直分离的位置处。

3. 发明授权

KR101584113B1 3차원 반도체 메모리 장치 및 그 제조 방법 有权
标题翻译：三维半导体存储器件及其制造方法
公开(公告)号：KR101584113B1
公开(公告)日：2016-01-13
申请号：KR1020090092452
申请日：2009-09-29
申请人： 삼성전자주식회사
发明人： 김진호 , 손병근 , 김한수 , 이원준 , 장대현
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L27/11551 , H01L27/11556 , H01L27/11578 , H01L27/11582 , H01L29/42336 , H01L29/42352 , H01L29/4236 , H01L29/66666 , H01L29/66825 , H01L29/66833 , H01L29/7827 , H01L29/7889 , H01L29/7926
摘要： 3차원반도체메모리장치및 그제조방법을제공한다. 이방법에따르면, 교대로그리고반복적으로적층된희생막들및 절연막들을패터닝하여트렌치를형성하고, 트렌치에노출된희생막들을제거하여리세스영역들을형성한다. 정보저장막을형성하고, 정보저장막상에리세스영역들을채우는게이트도전막을형성한다. 이때, 트렌치내에게이트도전막으로둘러싸인빈 영역이정의된다. 게이트도전막에등방성식각공정을수행하여상기리세스영역들내에각각배치되고서로분리된게이트전극들을형성한다.
摘要翻译：提供了一种三维半导体存储器件及其制造方法。根据该方法，交替地和重复地堆叠牺牲膜和绝缘膜被图案化以形成沟槽，并且去除暴露于沟槽的牺牲层以形成凹陷区域。形成信息存储膜，并在信息存储膜上形成填充擦除区域的栅极导电膜。此时，在沟槽中限定由栅极导电膜围绕的空白区域。在栅极导电膜上执行各向同性蚀刻工艺以形成设置在凹陷区域中并彼此分离的栅电极。

4. 发明授权

KR101526555B1 재구성 가능한 전자 소자 및 이의 동작 방법 有权
标题翻译：可重新配置的电子设备及其操作方法
公开(公告)号：KR101526555B1
公开(公告)日：2015-06-09
申请号：KR1020140109727
申请日：2014-08-22
申请人： 서울대학교산학협력단
发明人： 이종호
IPC分类号： H01L27/115 , H01L21/8247 , H01L29/788
CPC分类号： H01L29/792 , G11C16/0466 , G11C16/12 , G11C16/14 , H01L29/4234 , H01L29/42344 , H01L29/42348 , H01L29/42352 , H01L29/78391 , H01L29/7881 , H01L27/11521
摘要： 본발명은재구성가능소자구현에있어서, 독립된상부게이트와하부게이트를구현하여기존의동일기능의재구성가능소자에비해서집적도를크게증가시켰으며, 소자내에비휘발성메모리기능이내재된독립된하부전극어레이를기반으로재구성가능회로동작시에동적기생성분의감소와배선의복잡도감소가가능하며, 궁극적으로전력소모를감소시킬수 있는구조이다. 또한, 기존의재구성가능소자에비해서다기능소자의기능다양성 , 공정상의정렬여유도, 채널내 극소전기적도핑구현능력, 공정적으로상향식과하향식방법과의호환성, 1D, 2D 소재와의정합성등 다양한특성관점에서탁월한우수성을보이는소자를제공한다.
摘要翻译：在可重新配置的电子设备中，具有独立的上门和下门。与现有的可重新配置的电子设备相比，集成度可以大大提高。基于在器件中具有非易失性存储功能的独立的下电极阵列，在可重构电路的操作中可以减少动态寄生元件和线的复杂性。最终可以降低功耗。此外，与现有的可重新配置的电子器件相比，该器件具有诸如多功能器件的功能多样性，工艺的布置余量，在通道中形成电掺杂的能力，向上方法和向下的方法之间的兼容性方法，以及与1D和2D材料的匹配。

5. 发明公开

KR1020150050877A 트랜지스터 및 이를 포함하는 반도체 장치 审中-实审
标题翻译：包括其的晶体管和半导体器件
公开(公告)号：KR1020150050877A
公开(公告)日：2015-05-11
申请号：KR1020130132087
申请日：2013-11-01
申请人： 에스케이하이닉스 주식회사
发明人： 서문식
IPC分类号： H01L29/78 , H01L29/792 , H01L21/336
CPC分类号： H01L29/42352 , H01L21/28273 , H01L21/28282 , H01L27/11524 , H01L27/11551 , H01L27/11556 , H01L27/1157 , H01L27/11578 , H01L27/11582 , H01L29/32 , H01L29/42336 , H01L29/66825 , H01L29/66833 , H01L29/788 , H01L29/7889 , H01L29/7926 , H01L29/7855
摘要： 반도체장치는적층된복수의제1 도전막들; 상기복수의제1 도전막들을관통하는제1 개구부; 상기제1 개구부내에형성된필라; 상기필라를감싸면서상기제1 개구부내에형성되고, 상기복수의제1 도전막들을연결시키는제2 도전막을포함한다.
摘要翻译：根据本发明的半导体器件包括：多层第一导电膜; 第一开口部，其穿过第一导电膜; 形成在第一开口部内的支柱; 以及第二导电膜，其形成在所述第一开口部的内部，同时包围所述柱并连接所述第一导电膜。

6. 发明公开

KR1020110034946A 3차원 반도체 메모리 장치 및 그 제조 방법 有权
标题翻译：三维半导体存储器件及其制造方法
公开(公告)号：KR1020110034946A
公开(公告)日：2011-04-06
申请号：KR1020090092452
申请日：2009-09-29
申请人： 삼성전자주식회사
发明人： 김진호 , 손병근 , 김한수 , 이원준 , 장대현
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L27/11551 , H01L27/11556 , H01L27/11578 , H01L27/11582 , H01L29/42336 , H01L29/42352 , H01L29/4236 , H01L29/66666 , H01L29/66825 , H01L29/66833 , H01L29/7827 , H01L29/7889 , H01L29/7926 , H01L29/0688
摘要： PURPOSE: A 3D semiconductor memory device and a manufacturing method thereof are provided to simultaneously separate stacked gate electrodes, thereby minimizing damage of an information storage film and/or deformation of a trench. CONSTITUTION: Sacrificing films and insulating films are alternatively stacked on a substrate(100). An activating pattern(130) penetrates the sacrificing films and the insulating films. The sacrificing films and the insulating films are continuously patterned to form a trench(140). The sacrificing films exposed to the trench are eliminated to form recess areas which expose a side wall of the activating pattern. An information storage film(150) is formed on the substrate.
摘要翻译：目的：提供一种3D半导体存储器件及其制造方法，以同时分离堆叠的栅电极，从而最小化信息存储膜的损伤和/或沟槽的变形。构成：牺牲膜和绝缘膜交替地层叠在基板（100）上。激活图案（130）穿透牺牲膜和绝缘膜。牺牲膜和绝缘膜被连续地图案化以形成沟槽（140）。消除暴露于沟槽的牺牲膜以形成暴露活化图案的侧壁的凹陷区域。信息存储膜（150）形成在基板上。

7. 发明授权

KR100879733B1 비휘발성 메모리 장치 및 그 형성 방법 失效
标题翻译：非易失性存储器件及其形成方法
公开(公告)号：KR100879733B1
公开(公告)日：2009-01-20
申请号：KR1020070063052
申请日：2007-06-26
申请人： 삼성전자주식회사
发明人： 이창현 , 최정달 , 강창석 , 박진택 , 최병인
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L27/1157 , H01L27/11524 , H01L27/11551 , H01L27/11578 , H01L29/42352 , H01L29/7851 , H01L29/792
摘要： 비휘발성 메모리 장치 및 그 형성 방법이 제공된다. 상기 비휘발성 메모리 장치는 기판에 배치된 소자분리막에 의해 정의되고, 제1 방향으로 신장하는 활성 영역을 포함한다. 상기 활성 영역을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 신장하는 제어 게이트 라인이 배치된다. 상기 활성 영역과 상기 제어 게이트 라인 사이에 전하 저장층이 개재한다. 상기 제어 게이트 라인 양측의 상기 활성 영역에 소오스/드레인 영역들이 배치된다. 상기 소오스/드레인 영역들은 상기 활성 영역의 상부에 배치되는 제1 불순물 영역 및 상기 제1 불순물 영역 아래의 상기 활성 영역 양 측부에 배치되는 제2 불순물 영역들을 포함한다.
비휘발성, 이온주입, 소오스/드레인 영역, 공핍

8. 发明公开

KR1020040005331A SONOS형 EEPROM 및 그 제조방법 有权
标题翻译： EEPROM及其制作方法
公开(公告)号：KR1020040005331A
公开(公告)日：2004-01-16
申请号：KR1020020039836
申请日：2002-07-09
申请人： 삼성전자주식회사
发明人： 유태광
IPC分类号： H01L21/8247
CPC分类号： H01L27/11568 , H01L21/28282 , H01L27/115 , H01L29/42352 , H01L29/66833
摘要： PURPOSE: An EEPROM(Electrically Erasable Programmable ROM) and a fabricating method therefor are provided to increase an effective area by forming a concave trench isolation layer on a surface of a semiconductor substrate. CONSTITUTION: An EEPROM includes a semiconductor substrate(110), a trench isolation layer(115a), a tunnel oxide layer(120), a nitride layer(130), a blocking oxide layer(140), and a gate conductive layer(150). The trench isolation layer(115a) having a concave shape is formed on a surface of the semiconductor substrate(110). The tunnel oxide layer(120) is formed on the semiconductor substrate(110) and the trench isolation layer(115a). The nitride layer(130) is formed on the tunnel oxide layer(120). The blocking oxide layer(140) is formed on the nitride layer(130). The gate conductive layer(150) is formed on the blocking oxide layer(140).
摘要翻译：目的：提供EEPROM（电可擦除可编程ROM）及其制造方法，以通过在半导体衬底的表面上形成凹沟槽隔离层来增加有效面积。构成：EEPROM包括半导体衬底（110），沟槽隔离层（115a），隧道氧化物层（120），氮化物层（130），阻挡氧化物层（140）和栅极导电层（150））。在半导体衬底（110）的表面上形成具有凹形形状的沟槽隔离层（115a）。隧道氧化物层（120）形成在半导体衬底（110）和沟槽隔离层（115a）上。氮化物层（130）形成在隧道氧化物层（120）上。阻挡氧化物层（140）形成在氮化物层（130）上。栅极导电层（150）形成在阻挡氧化物层（140）上。

9. 发明公开

KR1020030019576A 비휘발성 메모리 디바이스 및 그 제조 방법 失效
标题翻译： 비휘발성메모리디바이스및그제조방법
公开(公告)号：KR1020030019576A
公开(公告)日：2003-03-06
申请号：KR1020037000601
申请日：2000-07-17
申请人： 후지쯔 가부시끼가이샤
发明人： 나카이츠토무
IPC分类号： H01L29/788
CPC分类号： H01L29/66833 , H01L21/28282 , H01L29/42352 , H01L29/792 , H01L29/7923
摘要： 본 발명은 다치(多値) 데이터를 기억하는 반도체 비휘발성 메모리 디바이스에 있어서, 메모리 셀이 반도체 기판의 표면에 형성된 소스 영역(S) 및 드레인 영역(D)과, 이들에 끼워진 채널 영역(CH) 상에 형성된 게이트 절연막과 컨트롤 게이트(CG)와, 또한, 게이트 절연막 내의 비도전성의 트랩 게이트를 갖는다. 그리고, 채널 영역의 드레인 영역 근방 위치로부터 드레인 영역에 걸쳐, 반도체 기판의 표면에 오목부(4)가 설치되어 있다. 이 채널 영역의 드레인 영역측에 오목부(4)를 설치함으로써, 소스 영역(S)으로부터 드레인 영역(D)을 향해 채널 전류의 방향으로 트랩 게이트가 위치하게 되고, 채널 영역(CH)을 주행하여 온 전하가 오목부상의 트랩 게이트에 효율적으로 주입된다. 따라서, 컨트롤 게이트(CG) 등에 높은 전압을 인가하지 않고 핫 전하를 트랩 게이트에 주입할 수 있다.
摘要翻译：本发明提供一种用于存储多位数据的半导体非易失性存储器件，其包括具有形成在半导体衬底表面上的源极区S和漏极区D的存储器单元，形成在半导体衬底表面上的栅极绝缘膜和控制栅CG 源极区域S和漏极区域D之间的沟道区域CH以及栅极绝缘膜中的非导电陷阱栅极。此外，在覆盖从沟道区中的漏极区附近的位置到漏极区的区域的半导体衬底的表面处设置凹口4。通过在沟道区域的漏极区域侧设置凹部4，陷阱栅极位于从源极区域S流向漏极区域D的沟道电流的方向上。然后，已经穿过沟道区域的电荷 CH被有效注入压痕的陷阱门。因此，热电荷可以被注入到陷阱门中，而不向控制门等施加高电压。

10. 发明授权

KR101833107B1 스플릿 게이트 플래시 기술에서의 인터디지테이티드 커패시터 有权
公开(公告)号：KR101833107B1
公开(公告)日：2018-02-27
申请号：KR1020150185208
申请日：2015-12-23
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 첸완첸 , 왕유쉬엉 , 첸한유
IPC分类号： H01L49/02 , H01L27/115 , H01L21/3205 , H01L21/768
CPC分类号： H01L27/11575 , H01L21/28282 , H01L27/1157 , H01L27/11573 , H01L28/87 , H01L28/88 , H01L28/91 , H01L29/42344 , H01L29/42352 , H01L29/66181 , H01L29/66833 , H01L29/792 , H01L29/945
摘要： 본개시는, 스플릿게이트플래시메모리셀과함께형성될수 있으며단위면적당높은커패시턴스를제공하는인터디지테이티드(inter-digitated) capacitor) 및형성방법에관한것이다. 일부실시예에서, 인터디지테이티드커패시터는반도체기판의상부표면내에배치된웰 영역을갖는다. 복수의트렌치들이반도체기판의상부표면으로부터웰 영역내의위치로수직으로연장한다. 하부전극들이복수의트렌치들내에배열된다. 하부전극들은복수의트렌치들의내부표면들을따라배열된전하트랩유전체층에의해웰 영역으로부터분리된다. 복수의상부전극들이, 전하트랩유전체층에의해하부전극들로부터측방으로분리되며제1 유전체층에의해웰 영역으로부터수직으로분리된위치에반도체기판위에배열된다.

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