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1. 发明公开

KR1020120044061A 지연고정루프 및 이를 포함하는 집적회로 无效
标题翻译：延迟锁定环路和集成电路，包括它们
公开(公告)号：KR1020120044061A
公开(公告)日：2012-05-07
申请号：KR1020100105440
申请日：2010-10-27
申请人： 에스케이하이닉스 주식회사
发明人： 윤상식
IPC分类号： G11C11/407 , G11C11/4076 , G11C11/4093 , G11C8/00
CPC分类号： H03L7/0814
摘要： PURPOSE: A delay locked loop and an integrated circuit including the same are provided to minimize the influence of a jitter by including an additional delay unit with different fixed delay quantity according to an operational frequency domain. CONSTITUTION: A delay unit(501) generates an output clock by delaying an input clock. A replica delay unit(505) generates a feedback clock by delaying an output clock and delays an output clock by adding the additional delay quantity to a basic delay quantity corresponding to a high frequency in a low frequency operation. A delay quantity control unit(503) controls the delay quantity of the delay unit by comparing the phase of the input clock and the feedback clock.
摘要翻译：目的：提供延迟锁定环路和包括该延迟锁定环路的集成电路，以通过根据工作频域包括具有不同固定延迟量的附加延迟单元来最小化抖动的影响。构成：延迟单元（501）通过延迟输入时钟来产生输出时钟。复制延迟单元（505）通过延迟输出时钟来产生反馈时钟，并通过将附加延迟量加到与低频操作中的高频相对应的基本延迟量来延迟输出时钟。延迟量控制单元（503）通过比较输入时钟和反馈时钟的相位来控制延迟单元的延迟量。

2. 发明授权

KR101090330B1 반도체 메모리장치 및 이를 포함하는 메모리 시스템, 내부 클럭과 커맨드 간의 타이밍 조절 방법 有权
标题翻译：包含其的半导体存储器件和存储器系统，内部时钟和命令之间的时序调试方法
公开(公告)号：KR101090330B1
公开(公告)日：2011-12-07
申请号：KR1020100017385
申请日：2010-02-25
申请人： 에스케이하이닉스 주식회사
发明人： 문진영 , 윤상식
IPC分类号： G11C11/4076 , G11C7/22
CPC分类号： G11C7/22 , G11C7/1051 , G11C7/1066 , G11C7/222 , G11C2207/2254
摘要： 메모리장치의 기어 다운 모드시에 내부 클럭과 커맨드 간의 타이밍을 조절하는 방법이 개시된다. 상기 방법은, 메모리장치가 상기 내부 클럭의 라이징 에지와 폴링 에지에서 싱크 펄스를 검출하는 제1단계; 상기 싱크 펄스의 검출결과를 메모리 콘트롤러로 전달하는 제2단계; 및 상기 메모리 콘트롤러가 상기 커맨드의 타이밍을 튜닝하는 제3단계를 포함한다.

3. 发明公开

KR1020110097508A 반도체 메모리장치 및 이를 포함하는 메모리 시스템, 내부 클럭과 커맨드 간의 타이밍 조절 방법 有权
标题翻译：半导体存储器件和包括它的存储器系统，内部时钟和命令之间的定时调整方法
公开(公告)号：KR1020110097508A
公开(公告)日：2011-08-31
申请号：KR1020100017385
申请日：2010-02-25
申请人： 에스케이하이닉스 주식회사
发明人： 문진영 , 윤상식
IPC分类号： G11C11/4076 , G11C7/22
CPC分类号： G11C7/22 , G11C7/1051 , G11C7/1066 , G11C7/222 , G11C2207/2254 , G11C7/1072
摘要： 메모리장치의 기어 다운 모드시에 내부 클럭과 커맨드 간의 타이밍을 조절하는 방법이 개시된다. 상기 방법은, 메모리장치가 상기 내부 클럭의 라이징 에지와 폴링 에지에서 싱크 펄스를 검출하는 제1단계; 상기 싱크 펄스의 검출결과를 메모리 콘트롤러로 전달하는 제2단계; 및 상기 메모리 콘트롤러가 상기 커맨드의 타이밍을 튜닝하는 제3단계를 포함한다.
摘要翻译：公开了一种用于在存储器设备的减速模式下调整内部时钟和命令之间的定时的方法。该方法包括：第一步，其中存储器件在内部时钟的上升沿和下降沿检测同步脉冲; 将同步脉冲的检测结果发送到存储器控制器的第二步骤; 内存控制器的第三步调整命令的时间。

4. 发明授权

KR101039862B1 클럭킹 모드를 구비하는 반도체 메모리장치 및 이의 동작방법 失效
标题翻译：具有时钟模式的半导体存储器件及其操作方法
公开(公告)号：KR101039862B1
公开(公告)日：2011-06-13
申请号：KR1020080111483
申请日：2008-11-11
申请人： 에스케이하이닉스 주식회사
发明人： 배지혜 , 윤상식
IPC分类号： G11C7/22 , G11C7/10
CPC分类号： G11C7/1006 , G11C7/1045 , G11C2207/107
摘要： 본 발명은 클럭킹 모드를 구비하는 반도체 메모리장치 및 이의 동작방법에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 데이터의 출력시에 상기 데이터의 반전/비반전 정보를 갖는 인버전 정보를 출력하되, 클럭킹 모드시에는 클럭킹 패턴을 출력하는 인버전 출력회로; 및 상기 인버전 출력회로가 연결된 인버전 핀을 포함한다.
메모리장치, 클럭, DBI

5. 发明授权

KR101035407B1 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR101035407B1
公开(公告)日：2011-05-20
申请号：KR1020090049392
申请日：2009-06-04
申请人： 에스케이하이닉스 주식회사
发明人： 김경훈 , 윤상식
IPC分类号： G11C7/10 , G11C5/14
CPC分类号： H03K17/164 , H03K17/167
摘要： 동시 스위칭 출력(Simultaneous switching output : SSO) 노이즈가 발생하는 것을 방지한 상태에서 안정적으로 데이터를 출력할 수 있는 반도체 장치의 데이터 출력회로에 관한 것으로써, 데이터 코드의 각 비트에 대응하여 전원전압 입력 핀을 통해 제공되는 전원전압과 접지전압 입력 핀을 통해 제공되는 접지전압으로 다수의 데이터 출력패드를 각각 구동하기 위한 다수의 데이터 구동부와, 상기 데이터 코드의 특정 패턴을 감지하기 위한 패턴감지부, 및 상기 전원전압 입력 핀과 상기 접지전압 입력 핀 사이에 전류패스를 형성하고, 상기 패턴감지부의 출력신호에 대응하는 구동력으로 상기 전류패스를 구동하기 위한 팬텀 구동부를 구비하는 반도체 장치를 제공한다.
동시 스위칭 출력(SSO) 노이즈, 풀 업 소싱전류, 풀 다운 싱킹전류, 팬텀 소싱전류, 팬텀 싱킹전류
摘要翻译：本发明涉及能够在防止产生噪声的状态下稳定地输出数据的半导体器件的数据输出电路，多个数据驱动器，用于以通过地电压输入引脚提供的地电压驱动多个数据输出焊盘;以及模式感测单元，用于感测数据代码的特定模式，幻影驱动器被配置为在电源电压输入引脚和地电压输入引脚之间形成电流路径，并且利用与模式感测单元的输出信号对应的驱动力来驱动电流路径。

6. 发明公开

KR1020110012881A 반도체 메모리 장치의 리던던시 회로 有权
标题翻译：半导体存储器的冗余电路
公开(公告)号：KR1020110012881A
公开(公告)日：2011-02-09
申请号：KR1020090070781
申请日：2009-07-31
申请人： 에스케이하이닉스 주식회사
发明人： 윤상식
IPC分类号： G11C29/00 , G11C8/04 , G11C8/12
CPC分类号： G11C29/787 , G11C17/18
摘要： PURPOSE: The redundancy circuit of a semiconductor memory device is provided to improve the efficiency of a fuse by cutting a fuse related to a failure generated mat. CONSTITUTION: An enable signal generating part(100) includes a plurality of enable fuses. In the enable signal generating part, one or more fuses among the enable fuses are cut. A mat grouping information signal is inputted to the enable signal generating part in order to enable an enable signal. A fail setting address controlling part(500) generates a fail setting address according to whether a fuse is cut. A comparing part(400) compares the fail setting address and a real address and generates a redundancy address.
摘要翻译：目的：提供半导体存储器件的冗余电路，以通过切割与故障产生的垫相关的熔丝来提高熔丝的效率。构成：使能信号产生部分（100）包括多个使能保险丝。在使能信号生成部中，切断使能保险丝中的一个以上的熔断器。将信号分组信息信号输入到使能信号产生部分，以便使能信号。故障设定地址控制部（500）根据是否切断了熔丝而生成故障设定地址。比较部分（400）比较故障设置地址和实际地址，并产生冗余地址。

7. 发明公开

KR1020100130726A 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR1020100130726A
公开(公告)日：2010-12-14
申请号：KR1020090049392
申请日：2009-06-04
申请人： 에스케이하이닉스 주식회사
发明人： 김경훈 , 윤상식
IPC分类号： G11C7/10 , G11C5/14
CPC分类号： H03K17/164 , H03K17/167 , G11C5/147 , H03K19/0175
摘要： PURPOSE: A semiconductor device is provided to prevent the occurrence of contemporary switching output noise preemptively by controlling a phantom current to flow between a power voltage terminal and a ground voltage terminal. CONSTITUTION: A data driver drives a plurality of data output pads(DQ0, DQ1, DQ2, DQ3) with the ground voltage supplied by the power supply voltage(VDDQ) and ground voltage input pin(VDDQP). A pattern detecting part(560) senses the specific pattern of data code. The pattern detecting part generates the first pattern detection signal and the second pattern detection signal.
摘要翻译：目的：提供一种半导体器件，通过控制幻象电流在电源电压端子和接地电压端子之间流动来防止当前开关输出噪声的发生。构成：数据驱动器通过电源电压（VDDQ）和接地电压输入引脚（VDDQP）提供的接地电压驱动多个数据输出焊盘（DQ0，DQ1，DQ2，DQ3）。模式检测部分（560）感测数据代码的特定模式。图案检测部生成第一图案检测信号和第二图案检测信号。

8. 发明公开

KR1020100050934A 반도체 메모리 장치와 시스템 구동 방법 失效
标题翻译：半导体存储器件和系统操作方法
公开(公告)号：KR1020100050934A
公开(公告)日：2010-05-14
申请号：KR1020080110059
申请日：2008-11-06
申请人： 에스케이하이닉스 주식회사
发明人： 윤상식 , 김경훈
IPC分类号： G11C11/4076 , G11C11/4072
CPC分类号： G11C11/4076 , G11C7/20 , G11C7/222 , G11C11/4072 , G11C2207/2254
摘要： PURPOSE: A semiconductor memory device and a system driving method thereof are provided to generate the output enable signal corresponding to a read command and CAS latency by securing a stable synchronization operation according to the output enable reset signal synchronized to data clock signal. CONSTITUTION: An arbitrary pad(1010) is inputted with the output enable reset signal synchronized to a data clock signal. An output enable signal generation unit(1070) is activated in response to the output enable reset signal. The output enable signal generation unit generates the output enable signal corresponding to the read command and cas latency by counting the data clock signal and the system clock signal which is inputted through respective pad.
摘要翻译：目的：提供一种半导体存储器件及其系统驱动方法，通过根据与数据时钟信号同步的输出使能复位信号确保稳定的同步动作，生成与读取命令和CAS延迟对应的输出使能信号。构成：输入与数据时钟信号同步的输出使能复位信号的任意焊盘（1010）。输出使能信号生成单元（1070）响应于输出使能复位信号被激活。输出使能信号生成单元通过对数据时钟信号和通过各个输入板输入的系统时钟信号进行计数，生成与读取命令和cas等待时间对应的输出使能信号。

9. 发明授权

KR100929835B1 안정적인 초기 동작을 수행하는 반도체 메모리 장치 失效
标题翻译： 안정적인초기동작을수행하는반도체메모리장치
公开(公告)号：KR100929835B1
公开(公告)日：2009-12-07
申请号：KR1020080019066
申请日：2008-02-29
申请人： 에스케이하이닉스 주식회사
发明人： 신범주 , 윤상식
IPC分类号： G11C7/10 , G11C7/22
CPC分类号： G06F11/1004
摘要： A semiconductor memory device is capable of outputting a preset logic level through an EDC pin according to an operation mode during an initial operation, and providing a stable operation according to the specification of the semiconductor memory device just after the input of a data clock (WCK). The semiconductor memory device includes an output circuit configured to output a synchronous data in response to a data clock when the data clock is enabled, and output an asynchronous data when the data clock is disabled, and a data clock detection circuit configured to control outputting the asynchronous data by checking whether the data clock is in a stable state or not.
摘要翻译：根据初始操作期间的操作模式，半导体存储器件能够通过EDC引脚输出预置的逻辑电平，并且在刚刚输入数据时钟（WCK）之后根据半导体存储器件的规格提供稳定的操作）。该半导体存储器件包括：输出电路，被配置为当数据时钟被使能时响应于数据时钟输出同步数据，并且当数据时钟被禁止时输出异步数据;以及数据时钟检测电路，被配置为控制通过检查数据时钟是否处于稳定状态来实现异步数据。

10. 发明公开

KR1020090093509A 고속의 데이터 입출력을 위한 반도체 메모리 장치 失效
标题翻译：用于高速数据输入/输出的半导体存储器设备
公开(公告)号：KR1020090093509A
公开(公告)日：2009-09-02
申请号：KR1020080019064
申请日：2008-02-29
申请人： 에스케이하이닉스 주식회사
发明人： 신범주 , 윤상식
IPC分类号： G11C7/10
CPC分类号： G11C7/1051 , G11C7/106 , G11C7/222
摘要： A semiconductor memory device for inputting/outputting high speed data is provided to prevent distortion of data due to delay or skew generated in an input/output process of data by selectively outputting a preamble data pattern to data. A first serialization part(100A) serializes parallel inputted eight data, and outputs successive four data. The first serialization part adds a preamble data to the four data according to an operation mode. A second serialization part(100B) receives an output of the first serialization part, and outputs successive two data. A third serialization part(100C) receives an output of the second serialization part, and outputs the serialized data. Each data window of the data outputted in the first serialization part is four times of each window of the serialized data. A phase moving part moves a phase of the four data among the eight data as four times of each data window of the serialized data after the preamble data is outputted according to the operation mode.
摘要翻译：提供用于输入/输出高速数据的半导体存储器件，用于通过选择性地将数据的前导码数据模式输出，以防止在数据的输入/输出处理中产生的延迟或偏斜引起的数据失真。第一串行化部分（100A）串行化并行输入的八个数据，并输出连续的四个数据。第一串行化部分根据操作模式将前导码数据添加到四个数据。第二串行化部分（100B）接收第一串行化部分的输出，并输出连续的两个数据。第三串行化部分（100C）接收第二串行化部分的输出，并输出串行数据。在第一序列化部分中输出的数据的每个数据窗口是序列化数据的每个窗口的四倍。相位移动部件根据操作模式，在输出前导码数据之后，将八个数据中的四个数据的相位移动为串行化数据的每个数据窗口的四倍。

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