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1. 发明授权

KR101823861B1 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치 有权
公开(公告)号：KR101823861B1
公开(公告)日：2018-01-31
申请号：KR1020177017484
申请日：2010-10-29
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 가토기요시 , 고야마준
IPC分类号： H01L27/12 , H01L27/105 , G11C14/00 , G11C7/04 , H03K3/037 , H03K3/356 , G11C16/04 , G11C16/06
CPC分类号： H03K3/356104 , G11C7/04 , G11C14/0063 , G11C16/045 , G11C2211/4016 , H01L21/02554 , H01L21/02565 , H01L21/02631 , H01L21/28202 , H01L21/28211 , H01L27/105 , H01L27/1203 , H01L27/1225 , H01L29/6659 , H03K3/0375 , H03K3/286 , H03K3/356 , H03K3/356121 , H03K3/356173
摘要： 새로운불휘발성래치회로및 상기불휘발성래치회로를사용한반도체장치를제공하기위해, 불휘발성래치회로는제 1 소자의출력이제 2 소자의입력에전기적으로접속되고, 상기제 2 소자의출력이상기제 1 소자의입력에전기적으로접속되는루프구조를갖는래치부; 및상기래치부의데이터를보유하기위한데이터보유부를포함한다. 상기데이터보유부에서, 채널형성영역을형성하기위한반도체재료로서산화물반도체를사용한트랜지스터가스위칭소자로서사용된다. 또한, 상기트랜지스터의소스전극또는드레인전극에전기적으로접속된인버터가포함된다. 상기트랜지스터를사용하여, 상기래치부에보유된데이터는상기인버터의게이트용량소자또는별도로제공되는용량소자에기록될수 있다.

2. 发明授权

KR101788521B1 반도체 장치 有权
公开(公告)号：KR101788521B1
公开(公告)日：2017-10-19
申请号：KR1020177017232
申请日：2010-10-15
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 야마자끼슌뻬이 , 고야마준 , 가또기요시
IPC分类号： H01L27/1156 , H01L27/105 , H01L27/11551 , H01L27/118 , G11C16/04 , G11C11/405 , H01L21/822 , H01L27/12 , H01L29/78 , H01L29/786
CPC分类号： H01L27/1052 , G11C11/405 , G11C16/0433 , G11C2211/4016 , H01L21/8221 , H01L27/0688 , H01L27/105 , H01L27/108 , H01L27/115 , H01L27/11551 , H01L27/1156 , H01L27/11803 , H01L27/1207 , H01L27/1225 , H01L27/124 , H01L27/1255 , H01L29/16 , H01L29/24 , H01L29/247 , H01L29/7833 , H01L29/7869 , H01L29/78693 , H01L29/78696
摘要： 신규한구조를갖는반도체장치를제공하는것을목적으로한다. 반도체장치는제1 배선, 제2 배선, 제3 배선, 제4 배선, 제1 게이트전극, 제1 소스전극, 및제1 드레인전극을갖는제1 트랜지스터, 및제2 게이트전극, 제2 소스전극, 및제2 드레인전극을갖는제2 트랜지스터를포함한다. 제1 트랜지스터는반도체재료를포함하는기판에제공된다. 제2 트랜지스터는산화물반도체층을포함한다.

3. 发明授权

KR101754704B1 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치 有权
公开(公告)号：KR101754704B1
公开(公告)日：2017-07-06
申请号：KR1020127015724
申请日：2010-10-29
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 가토기요시 , 고야마준
IPC分类号： G11C16/06 , H01L27/115 , H01L21/8247
CPC分类号： H03K3/356104 , G11C7/04 , G11C14/0063 , G11C16/045 , G11C2211/4016 , H01L21/02554 , H01L21/02565 , H01L21/02631 , H01L21/28202 , H01L21/28211 , H01L27/105 , H01L27/1203 , H01L27/1225 , H01L29/6659 , H03K3/0375 , H03K3/286 , H03K3/356 , H03K3/356121 , H03K3/356173
摘要： 새로운불휘발성래치회로및 상기불휘발성래치회로를사용한반도체장치를제공하기위해, 불휘발성래치회로는제 1 소자의출력이제 2 소자의입력에전기적으로접속되고, 상기제 2 소자의출력이상기제 1 소자의입력에전기적으로접속되는루프구조를갖는래치부; 및상기래치부의데이터를보유하기위한데이터보유부를포함한다. 상기데이터보유부에서, 채널형성영역을형성하기위한반도체재료로서산화물반도체를사용한트랜지스터가스위칭소자로서사용된다. 또한, 상기트랜지스터의소스전극또는드레인전극에전기적으로접속된인버터가포함된다. 상기트랜지스터를사용하여, 상기래치부에보유된데이터는상기인버터의게이트용량소자또는별도로제공되는용량소자에기록될수 있다.

4. 发明授权

KR101741195B1 단일 트랜지스터를 갖는 ＲＡＭ 메모리 소자 有权
标题翻译：具有单个晶体管的RAM存储器元件
公开(公告)号：KR101741195B1
公开(公告)日：2017-06-08
申请号：KR1020117027120
申请日：2010-04-13
申请人： 상뜨르 나시오날 드 라 리쉐르쉐 샹띠피끄 , 우니베르시다드 데 그라나다
发明人： 크리스트로비아누소린아이오안 , 로드리게즈,노엘 , 가미즈,프란시스꼬
IPC分类号： H01L27/108 , G11C11/404 , H01L21/84 , H01L27/12
CPC分类号： G11C11/404 , G11C2211/4016 , H01L21/84 , H01L21/845 , H01L27/10802 , H01L27/10844 , H01L27/1203
摘要： 본발명은드레인(8), 소스(7) 및절연게이트(12)에의해커버되는바디영역을가지는 MOS 트랜지스터로이루어지는메모리소자에관한것으로, 상기바디영역의두께는게이트의평면에평행으로연장하는절연층부분(16)에의해분리되는 2개의개별(distict) 영역들(13, 14)로분할된다.
摘要翻译：本发明涉及一种包括具有由漏极（8），源极（7）和绝缘栅极（12）覆盖的体区的MOS晶体管的存储元件，其中体区的厚度平行于栅极分成两个由绝缘层部分16分开的局部区域13,14。

5. 发明授权

KR101565375B1 등화 트랜지스터를 통한 이중 신호라인 한 쌍의 전압차이를 감지하는 회로 및 방법 有权
标题翻译：用于通过平衡晶体管特异性地检测双信号线对中的电压差的电路和方法
公开(公告)号：KR101565375B1
公开(公告)日：2015-11-03
申请号：KR1020147022383
申请日：2013-01-16
申请人： 소이텍
发明人： 페랑리차드 , 테베스롤랜트
IPC分类号： G11C11/4091 , G11C7/06 , G11C7/12
CPC分类号： G11C7/08 , G11C7/062 , G11C7/12 , G11C11/4091 , G11C11/4094 , G11C2211/4016
摘要： 본발명의일 실시예에따른제1 신호라인 (BL)과제1 신호라인에상보적인제2 신호라인 (/BL)을포함하는이중신호라인한 쌍의전압차이를감지하는회로는, - 제1 신호라인과제2 신호라인사이에배치된교차결합인버터(cross-coupled inverters) 한쌍을포함하고, 각인버터는풀업트랜지스터 (T1, T2)와풀다운트랜지스터(T3, T4)를가지며, 풀업트랜지스터의소스또는풀다운트랜지스터의소스는각각제1 풀전압신호 (V)와제2 풀전압신호(V)에연결되어있고, - 제1 신호라인과제2 신호라인중 어느하나와디코딩제어신호 (CSL)에의해제어되는게이트에각각연결되어있는소스와드레인단말을갖는디코딩트랜지스터 (T11, T12)를포함하고, 디코딩트랜지스터가디코딩제어신호에의해켜질경우, 제1 및제2 풀전압신호중 어느하나로부터전류가흐르는것을통하여, 제1 신호라인과제2 신호라인사이에합선이유발되어제1 및제2 풀전압신호사이에교란(disturb)이발생하는것을특징으로한다.

6. 发明公开

KR1020130073840A 반도체 장치의 구동 방법 审中-实审
标题翻译：驱动半导体器件的方法
公开(公告)号：KR1020130073840A
公开(公告)日：2013-07-03
申请号：KR1020120150460
申请日：2012-12-21
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 이노우에히로키 , 오누키다츠야
IPC分类号： G11C11/34 , G11C7/00
CPC分类号： H03K17/063 , G11C11/403 , G11C2211/4016
摘要： PURPOSE: A driving method of a semiconductor device is provided to improve reading speed because the precharge of a bit line is unnecessary in a reading operation. CONSTITUTION: The gate of a first transistor (160), one of the source and the drain of a second transistor (162), and a first terminal of a capacitive element (164) are electrically connected to each other and form a node in which charges are stored. One of the source and the drain of the first transistor is electrically connected to a first wiring. The other of the source and the drain of the first transistor and the other of the source and the drain of the second transistor are electrically connected to a second wiring. The gate of the second transistor is electrically connected to a third wiring. A second terminal of the capacitive element is electrically connected to a fourth wiring.
摘要翻译：目的：提供半导体器件的驱动方法以提高读取速度，因为在读取操作中不需要位线的预充电。构成：第一晶体管（160）的栅极，第二晶体管（162）的源极和漏极中的一个以及电容元件（164）的第一端子彼此电连接并形成节点，其中费用被存储。第一晶体管的源极和漏极之一电连接到第一布线。第一晶体管的源极和漏极中的另一个和第二晶体管的源极和漏极中的另一个电连接到第二布线。第二晶体管的栅极电连接到第三布线。电容元件的第二端子电连接到第四布线。

7. 发明公开

KR1020120121367A 스위치 트랜지스터들이 없는 차동 센스 증폭기 有权
标题翻译：差分放大器，无开关晶体管
公开(公告)号：KR1020120121367A
公开(公告)日：2012-11-05
申请号：KR1020120043461
申请日：2012-04-25
申请人： 소이텍
发明人： 페랑리차드 , 테베스롤랜트
IPC分类号： G11C7/06 , H03F3/45
CPC分类号： G11C7/065 , G11C7/12 , G11C11/4091 , G11C11/4094 , G11C2211/4016 , G11C2207/002
摘要： PURPOSE: A differential sense amplifier without switch transistors is provided to improve the area efficiency of sense amplifiers by omitting a head switch transistor. CONSTITUTION: An output of a first CMOS inverter is connected to a first bit line(BL) and an input thereof is connected to a second bit line. An output of a second CMOS inverter is connected to the second bit line and an input thereof is connected to the first bit line. Each CMOS inverter includes a pull-up transistor(M21,M22) and a pull-down transistor(M31,M32). Sources of the pull-up transistors or pull-down transistors are electrically connected to a pull-up voltage source or pull-down voltage source without an intermediate transistor.
摘要翻译：目的：提供无开关晶体管的差分读出放大器，通过省略头开关晶体管来提高读出放大器的面积效率。构成：第一CMOS反相器的输出端连接到第一位线（BL），其输入端连接到第二位线。第二CMOS反相器的输出连接到第二位线，并且其输入端连接到第一位线。每个CMOS反相器包括上拉晶体管（M21，M22）和下拉晶体管（M31，M32）。上拉晶体管或下拉晶体管的源极电连接到没有中间晶体管的上拉电压源或下拉电压源。

8. 发明公开

KR1020120102608A 반도체 장치 有权
公开(公告)号：KR1020120102608A
公开(公告)日：2012-09-18
申请号：KR1020127010285
申请日：2010-10-20
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 야마자끼슌뻬이 , 고야마준 , 가또기요시
IPC分类号： H01L27/10 , H01L27/115 , H01L21/8247 , H01L27/108
CPC分类号： H01L27/1052 , G11C5/06 , G11C7/12 , G11C11/404 , G11C11/405 , G11C11/565 , G11C16/0408 , G11C16/10 , G11C2211/4016 , H01L21/02554 , H01L21/02565 , H01L21/8221 , H01L27/0688 , H01L27/105 , H01L27/108 , H01L27/11521 , H01L27/11551 , H01L27/1156 , H01L27/1203 , H01L27/1207 , H01L27/1225 , H01L29/263 , H01L29/7869 , H01L27/2463
摘要： 직렬로 접속된 메모리 셀; 메모리 셀을 선택하고 제2 신호선 및 워드선을 구동하는 구동 회로; 기입 전위들 중 임의의 기입 전위를 선택하여 제1 신호선에 출력하는 구동 회로; 비트선의 전위와 기준 전위를 비교하는 판독 회로; 및 기입 전위 및 기준 전위를 생성하는 전위 생성 회로를 포함하고 다치 메모리 장치로서 기능하는 반도체 장치가 개시된다. 메모리 셀들 중 하나는, 비트선 및 소스선에 접속된 제1 트랜지스터; 제1 및 제2 신호선에 접속된 제2 트랜지스터; 및 워드선, 비트선, 및 소스선에 접속된 제3 트랜지스터를 포함한다. 제2 트랜지스터는 산화물 반도체층을 포함한다. 제1 트랜지스터의 게이트 전극은 제2 트랜지스터의 소스 전극 및 드레인 전극 중 하나에 접속된다.

9. 发明公开

KR1020120098760A 반도체 장치 有权
公开(公告)号：KR1020120098760A
公开(公告)日：2012-09-05
申请号：KR1020127014217
申请日：2010-10-21
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 야마자끼슌뻬이 , 고야마준 , 가또기요시
IPC分类号： H01L27/108 , H01L21/8242 , H01L27/115 , H01L21/8247
CPC分类号： G11C7/12 , G11C11/24 , G11C11/405 , G11C2211/4016 , H01L27/0688 , H01L27/105 , H01L27/1108 , H01L27/11551 , H01L27/1156 , H01L27/1225 , H01L27/0207
摘要： 목적은 신규한 구조를 갖는 반도체 장치를 제공하는 것이다. 제1 배선; 제2 배선; 제3 배선; 제4 배선; 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 트랜지스터; 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 트랜지스터가 포함된다. 제1 트랜지스터는 반도체 재료를 포함하는 기판 위에 제공되며, 상기 제2 트랜지스터는 산화물 반도체층을 포함한다.

10. 发明授权

KR101121375B1 반도체 메모리 장치 구동 방법 및 반도체 메모리 장치 失效
标题翻译：驱动半导体存储器件和半导体存储器件的方法
公开(公告)号：KR101121375B1
公开(公告)日：2012-03-09
申请号：KR1020097025475
申请日：2008-06-25
申请人： 가부시끼가이샤 도시바
发明人： 시노도모아끼
IPC分类号： G11C11/40 , G11C8/08 , G11C7/12 , G11C5/14
CPC分类号： G11C11/404 , G11C11/4076 , G11C11/4094 , G11C2211/4016 , H01L27/108 , H01L27/10802 , H01L29/7841
摘要： 본개시내용은플로팅보디유형의셀을갖는메모리의구동방법에관한것으로서, 이방법은, 기록동작동안에, 제1 데이터를기록하기위해제1 선택된셀들에대응하는비트선들에제1 전위를인가하고선택된워드선에제2 전위를인가하는제1 사이클을수행하는단계, 및기록동작동안에, 제2 데이터를기록하기위해제1 선택된셀들중 제2 선택된셀에대응하는비트선들에제3 전위를인가하고선택된워드선에제4 전위를인가하는제2 사이클을수행하는단계를포함하며, 제2 전위는소스의전위및 제1 전위의전위를기준으로캐리어들의극성에대해반전된쪽으로바이어스된전위이고, 제4 전위는소스의전위및 제3 전위의전위를기준으로캐리어들의극성과동일한극성으로바이어스된전위이다.

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