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1. 发明授权

KR102467280B1 클럭 게이팅 회로 및 그 동작 방법 有权
公开(公告)号：KR102467280B1
公开(公告)日：2022-11-14
申请号：KR1020210002697
申请日：2021-01-08
IPC分类号： H03K3/356 , H03K3/037 , G06F1/10
摘要： 클럭게이팅회로는 NOR 논리게이트, 전송게이트, 교차-결합된트랜지스터쌍 및제1 트랜지스터를포함한다. NOR 논리게이트는제1 노드에연결되고, 제1 및제2 인에이블신호를수신하고, 제1 제어신호를출력한다. 전송게이트는제1 및제2 노드사이에연결되고, 제1 제어신호, 반전된클럭입력신호및 클럭출력신호를수신한다. 상기교차-결합된트랜지스터쌍은제2 노드와출력노드사이에결합되고, 적어도제2 제어신호를수신한다. 제1 트랜지스터는반전된클럭입력신호를수신하도록구성된제1 게이트단자, 출력노드에연결된제1 드레인단자및 기준전압공급부에연결된제1 소스단자를포함한다. 제1 트랜지스터는상기반전된클럭입력신호에응답하여클럭출력신호를조정한다.

2. 发明授权

KR102421472B1 상보적 클럭 게이트 및 이를 포함하는 저전력 플립플랍 회로 有权
公开(公告)号：KR102421472B1
公开(公告)日：2022-07-15
申请号：KR1020200141329
申请日：2020-10-28
IPC分类号： H03K3/356 , H03K3/012
摘要： 본발명은상보적클럭게이트및 이를포함하는저전력플립플랍에관한것으로, 본발명의일 실시예에따른상보적클럭게이트는, 데이터신호(D)와신호(QI)를입력받는노어(NOR) 게이트; 상기노어게이트의출력값에의해게이트되는제1 P형트랜지스터; 및상기제1 P형트랜지스터와직렬연결되고, 클럭신호(CK)와반전데이터신호(DN)를입력받아반전클럭신호(CKB)를출력하는 NAND 게이트를포함한다.

3. 发明授权

KR102415148B1 보팅 회로 및 자기 정정 래치 有权
公开(公告)号：KR102415148B1
公开(公告)日：2022-06-29
申请号：KR1020197007658
申请日：2017-07-18
IPC分类号： H03K19/003 , H03K19/177 , H03K3/356
摘要： 개시된보팅회로는, 출력노드(126) 및양의공급전압(122)에연결된풀업회로(110)를포함한다. 풀다운회로(112)가출력노드(126) 및접지(124)에연결되고, 출력노드(126)는, 제1 쌍안정회로(104)의정출력을수신하도록커플링된다. 풀업회로(110)는, 제2 쌍안정회로(106) 및제3 쌍안정회로(108)로부터의부출력신호가제1 상태인것에응답하여, 출력노드(126)를양의공급전압에풀링하고, 풀다운회로(112)는, 제2 쌍안정회로(106) 및제3 쌍안정회로(108)로부터의부출력신호가제1 상태의반대인제2 상태인것에응답하여, 출력노드(126)를접지(124)에풀링한다.

4. 发明授权

KR102280526B1 저전력 작은-면적 고속 마스터-슬레이브 플립-플롭 회로와, 이를 포함하는 장치들 有权
公开(公告)号：KR102280526B1
公开(公告)日：2021-07-21
申请号：KR1020140175135
申请日：2014-12-08
IPC分类号： H03K3/356 , H03K3/3562
摘要： 각각이클락신호를수신하는하나의클락신호입력노드를공유하는양의에지에서트리거되는마스터-슬레이브플립-플롭회로들을포함하는집적회로에서, 상기양의에지에서트리거되는마스터-슬레이브플립-플롭회로들중에서어느하나는제1시점에서로우레벨로부터하이레벨로천이하는상기클락신호를지연시켜상기제1시점보다늦은제2시점에서상기하이레벨로부터상기로우레벨로천이하는반전클락신호를생성하는제1반전회로와, 제1PMOS 트랜지스터와제1NMOS 트랜지스터를포함하는전송게이트와, 제2PMOS 트랜지스터와제2NMOS 트랜지스터를포함하고, 입력신호를수신하는입력단자를포함하는입력스테이지와, 상기입력스테이지의출력단자와상기전송게이트의입력단자사이에접속된제2반전회로를포함하고, 상기클락신호는상기전송게이트의상기제1NMOS 트랜지스터의게이트와상기입력스테이지의상기제2PMOS 트랜지스터로공급되고, 상기반전클락신호는상기전송게이트의상기제1PMOS 트랜지스터의게이트로공급되고상기입력스테이지의상기제2NMOS 트랜지스터로공급된다.

5. 发明授权

KR102204597B1 반도체 장치 有权
公开(公告)号：KR102204597B1
公开(公告)日：2021-01-19
申请号：KR1020140161946
申请日：2014-11-19
申请人： 삼성전자주식회사
发明人： 김민수
IPC分类号： H03K3/356
摘要： 반도체장치가제공된다. 반도체장치는, 제1 논리레벨을갖는인에이블신호와, 제1 논리레벨을갖는클럭신호를인가받아, 제1 노드에제1 전압을제공하여제1 노드의전압레벨을제1 논리레벨과다른제2 논리레벨로변환시키는제1 회로, 및제2 논리레벨을갖는인에이블신호와, 제1 논리레벨을갖는클럭신호를인가받아, 제1 노드와다른제2 노드에제2 전압을제공하여제2 노드의전압레벨을제2 논리레벨로변환시키는제2 회로를포함하되, 제2 회로는, 인에이블신호의논리레벨과제2 노드전압의논리레벨을 NAND 연산하는연산회로와, 연산회로의출력에온(on)되어제2 노드에제2 전압을제공하는스위치를포함한다.

6. 发明授权

KR102143359B1 단일 클록신호를 사용하는 정적 신호값 기억회로 有权
公开(公告)号：KR102143359B1
公开(公告)日：2020-08-11
申请号：KR1020140035087
申请日：2014-03-26
申请人： 더 리젠츠 오브 더 유니버시티 오브 미시간
发明人： 김예중 , 헨리마이클비 , 실베스타데니스마이클 , 블라아우데이빗테오도레
IPC分类号： H03K3/356 , H03K3/037

7. 发明授权

KR102122304B1 낮은-레이턴시 전압 부스트 회로를 갖는 전압 레벨 시프터 有权
公开(公告)号：KR102122304B1
公开(公告)日：2020-06-12
申请号：KR1020157027360
申请日：2014-03-04
申请人： 퀄컴 인코포레이티드
发明人： 라자에,오미드 , 쳉,웨이 , 알라디,디네쉬자가나쓰 , 구오,유후아
IPC分类号： H03K19/017 , H03K19/0185 , H03K3/012 , H03K3/356 , H03K5/156 , H03L5/00

8. 发明授权

KR102101537B1 타이하이 및 타이로우 회로 有权
公开(公告)号：KR102101537B1
公开(公告)日：2020-04-17
申请号：KR1020170085900
申请日：2017-07-06
申请人： 매그나칩 반도체 유한회사
发明人： 공완철
IPC分类号： H03K3/356 , H01L27/02

9. 发明授权

KR102071057B1 표시 장치 有权
公开(公告)号：KR102071057B1
公开(公告)日：2020-01-29
申请号：KR1020197002924
申请日：2010-05-17
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 우메자끼아쯔시
IPC分类号： G09G3/20 , H03K3/356 , H03K17/00 , G09G3/36 , H03K17/04 , G02F1/1362

10. 发明公开

KR20180054692A 플립-플롭들을 이용한 전력 다중화 审中-公开
公开(公告)号：KR20180054692A
公开(公告)日：2018-05-24
申请号：KR20187010406
申请日：2016-08-24
申请人： QUALCOMM INC
发明人： CAO LIPENG , GEMAR JEFFREY , VILANGUDIPITCHAI RAMAPRASATH
IPC分类号： H03K3/356 , H03K3/012 , H03K3/037 , H03K3/3562
CPC分类号： H03K3/012 , H03K3/0372 , H03K3/356008 , H03K3/3562 , H05K999/99
摘要： 유지특징을갖는플립-플롭들을이용해전력다중화하기위한데이터유지회로, 이를테면적어도하나의 IC(integrated circuit)가본원에서개시된다. 예시적인양상에서, IC는제1 전력레일및 제2 전력레일을포함한다. IC는플립-플롭및 전력다중화회로를더 포함한다. 플립-플롭은마스터부및 슬레이브부를포함한다. 마스터부는정규동작모드동안및 유지동작모드동안에제1 전력레일에커플링된다. 전력다중화회로는슬레이브부를정규동작모드동안에는제1 전력레일에그리고유지동작모드동안에는제2 전력레일에커플링하도록구성된다.

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