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1. 发明公开

KR1020160071951A 반도체 장치 및 이의 동작 방법 审中-实审
标题翻译：半导体器件及其工作方法
公开(公告)号：KR1020160071951A
公开(公告)日：2016-06-22
申请号：KR1020140179789
申请日：2014-12-12
申请人： 에스케이하이닉스 주식회사
发明人： 강태규
IPC分类号： G11C16/34 , G11C16/06 , G11C16/10 , G11C16/26 , G11C16/14 , G11C16/30 , G11C16/08
CPC分类号： G11C16/14 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/16 , G11C16/26 , G11C16/32 , G11C16/344 , G11C16/3445 , G11C16/345 , G11C16/3404 , G11C16/06 , G11C16/30 , G11C16/3409 , G11C16/3413
摘要： 본기술은반도체장치의동작을다수의구간들로세분화하고, 상기구간들에상태코드들을설정하는단계; 수신된명령에따라동작을수행하는단계; 일시중단명령이수신되면상기동작을중단하고, 상기상태코드들중 중단된구간에대응되는상태코드를저장하는단계; 및재개명령이수신되면상기저장된상태코드에따라상기중단된구간부터동작을수행하는단계를포함하는반도체장치및 이의동작방법을포함한다.
摘要翻译：本发明涉及半导体器件及其操作方法。该操作方法包括以下步骤：将半导体器件的操作划分成多个部分，并在这些部分中设置状态代码; 根据接收到的命令执行操作; 当接收到暂停命令时，暂停所述操作并存储与所述状态代码中的暂停部分相对应的状态代码; 以及当接收到恢复命令时，从根据所存储的状态码暂停的部分开始执行操作。因此，操作方法可以缩短半导体器件的工作时间。

2. 发明授权

KR101406279B1 반도체 메모리 장치 및 그것의 읽기 페일 분석 방법 有权
标题翻译：半导体存储器件和方法分析读取失败
公开(公告)号：KR101406279B1
公开(公告)日：2014-06-13
申请号：KR1020070134413
申请日：2007-12-20
申请人： 삼성전자주식회사
发明人： 조성규
IPC分类号： G11C16/34 , G11C29/42 , G11C16/26
CPC分类号： G11C16/3418 , G11C16/04 , G11C16/3404 , G11C16/3413 , G11C16/3422 , G11C16/3431 , G11C29/02 , G11C29/42 , G11C29/44 , G11C29/52
摘要： 본 발명에 따른 반도체 메모리 장치는 데이터를 저장하기 위한 불휘발성 메모리; 및 상기 불휘발성 메모리의 동작을 제어하기 위한 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 에러 정정 코드(ECC) 분석을 통해 전하 누설로 인한 읽기 페일 원인을 알아내고, 선택 읽기 전압(Vrd) 변화를 통해 소프트 프로그램으로 인한 읽기 페일의 원인을 알아낸다. 본 발명에 의하면, 읽기 동작 시에 읽기 페일의 원인을 정확하게 알아냄으로 페일 원인에 맞게 효율적으로 비트 에러를 복구할 수 있다.

3. 发明公开

KR1020100065366A 비휘발성 반도체 메모리 장치 有权
标题翻译：非易失性半导体存储器件
公开(公告)号：KR1020100065366A
公开(公告)日：2010-06-16
申请号：KR1020107007733
申请日：2008-10-17
申请人： 가부시끼가이샤 도시바
发明人： 나가시마히로유끼 , 구보고이찌 , 후꾸다야스유끼
IPC分类号： G11C16/34 , G11C16/32 , G11C16/26
CPC分类号： G11C13/0007 , G11C11/5678 , G11C11/5685 , G11C13/0004 , G11C13/0064 , G11C13/0069 , G11C13/0097 , G11C16/3413 , G11C16/3463 , G11C2013/0073 , G11C2013/0092 , G11C2213/11 , G11C2213/31 , G11C2213/34 , G11C2213/56 , G11C2213/71 , G11C2213/72
摘要： A nonvolatile semiconductor memory device comprises a memory cell array of electrically erasable programmable nonvolatile memory cells arranged in matrix, each memory cell using a variable resistor. A pulse generator generates plural types of write pulses for varying the resistance of the variable resistor based on write data. A selection circuit applies write pulses generated by the pulse generator to the memory cell. A sense amplifier executes verify read to the memory cell. A status decision circuit decides the verify result based on the output from the sense amplifier. A control circuit executes additional write to the memory cell based on the verify result from the status decision circuit.
摘要翻译：非易失性半导体存储器件包括以矩阵形式布置的电可擦除可编程非易失性存储单元的存储单元阵列，每个存储单元使用可变电阻器。脉冲发生器产生用于根据写入数据改变可变电阻器的电阻的多种类型的写入脉冲。选择电路将由脉冲发生器产生的写脉冲施加到存储单元。读出放大器对存储单元执行验证读取。状态判定电路根据读出放大器的输出决定验证结果。控制电路基于来自状态判定电路的验证结果对存储器单元执行附加写入。

4. 发明公开

KR1020090082755A 플래시 메모리 장치 및 그것의 소거 방법 有权
标题翻译：闪存存储器件及其擦除方法
公开(公告)号：KR1020090082755A
公开(公告)日：2009-07-31
申请号：KR1020080008691
申请日：2008-01-28
申请人： 삼성전자주식회사
发明人： 곽동훈
IPC分类号： G11C16/14 , G11C16/16 , G11C16/34
CPC分类号： G11C16/16 , G11C11/5635 , G11C16/0483 , G11C16/3404 , G11C16/3409 , G11C16/3413 , G11C16/30 , G11C16/3436
摘要： A flash memory device and an erasing method thereof are provided to prevent data sensing error by minimizing the change of the threshold voltage due to the coupling between the memory cells. A memory cell array(10) includes a plurality of memory blocks. A control circuit(50) controls the post program about the erased memory cells so that the minimum threshold voltage is 0V or approximate to 0V. A voltage generating circuit(60) generates the plurality of voltage used in the post program according to the control of the control circuit and the verification reading about the post program. A write/read circuit(20) perform the verification reading of the post program according to the control of the control circuit. The minimum threshold voltage is 0V or a positive or negative voltage approximate to 0V.
摘要翻译：提供闪速存储器件及其擦除方法以通过最小化由于存储器单元之间的耦合引起的阈值电压的变化来防止数据感测误差。存储单元阵列（10）包括多个存储块。控制电路（50）控制关于擦除的存储器单元的后期程序，使得最小阈值电压为0V或接近0V。电压产生电路（60）根据控制电路的控制和关于后期程序的验证读数产生在后期程序中使用的多个电压。写入/读取电路（20）根据控制电路的控制执行后期程序的验证读取。最小阈值电压为0V或正或负电压约为0V。

5. 发明公开

KR1020040048854A 반도체 메모리장치 및 데이터기록방법 有权
标题翻译：半导体存储器件及其数据写入方法，其中存储器单元包括可变电阻器
公开(公告)号：KR1020040048854A
公开(公告)日：2004-06-10
申请号：KR1020030087207
申请日：2003-12-03
申请人： 샤프 가부시키가이샤
发明人： 모리모토히데노리 , 이노우에코지
IPC分类号： G11C16/00
CPC分类号： G11C13/0069 , G11C11/5685 , G11C13/0007 , G11C13/0064 , G11C13/0097 , G11C16/3413 , G11C2013/0073 , G11C2213/31 , G11C2213/79
摘要： PURPOSE: A semiconductor memory device and its data writing method are provided to erase data per memory cell and to write data at a high speed and in a high accuracy. CONSTITUTION: A memory array(50) includes a plurality of nonvolatile semiconductor memory cells(10). A gate electrode(21) of each memory cell is connected to word lines(WL00-WL0n-1) respectively. A variable resistor(30) connected to a drain area of each memory cell is connected to bit lines(BL00-BL0n-1) respectively. The memory cells are arranged in a matrix. Each memory cell in the memory array is selected by a control voltage applied to each word line and each bit line. Data is written to the selected memory cell, or is erased or read from the selected memory cell.
摘要翻译：目的：提供一种半导体存储器件及其数据写入方法，用于每个存储单元擦除数据并以高精度和高精度写入数据。构成：存储器阵列（50）包括多个非易失性半导体存储单元（10）。每个存储单元的栅电极（21）分别连接到字线（WL00-WL0n-1）。连接到每个存储单元的漏极区域的可变电阻器（30）分别连接到位线（BL00-BL0n-1）。存储单元被布置成矩阵。通过施加到每个字线和每个位线的控制电压来选择存储器阵列中的每个存储器单元。数据被写入所选择的存储单元，或被擦除或从所选存储单元读取。

6. 发明公开

KR1020160072712A 반도체 메모리 장치 및 그것의 동작 방법 审中-实审
标题翻译：半导体存储器件及其工作方法
公开(公告)号：KR1020160072712A
公开(公告)日：2016-06-23
申请号：KR1020140180711
申请日：2014-12-15
申请人： 에스케이하이닉스 주식회사
发明人： 주병인
IPC分类号： G11C16/34 , G11C16/10 , G11C16/12 , G11C16/30 , G11C16/08 , G11C16/26 , G11C16/06
CPC分类号： G11C16/10 , G11C7/1009 , G11C11/5628 , G11C16/3459 , G11C29/76 , G11C2029/0409 , G11C16/3413 , G11C16/06 , G11C16/08 , G11C16/12 , G11C16/26 , G11C16/30 , G11C16/3454
摘要： 본발명은반도체메모리장치및 이의동작방법에관한것으로, 복수의메모리셀들을포함하는메모리셀 어레이와, 프로그램동작시 상기메모리셀들중 선택된메모리셀들을프로그램하기위한주변회로부, 및상기프로그램동작중 상기주변회로부를제어하되, 상기프로그램동작중 페일비트마스킹동작과상위비트데이터프로그램동작이중첩되어진행되도록상기주변회로부를제어하기위한제어로직을포함한다.
摘要翻译：本发明涉及半导体存储器件及其操作方法。半导体存储器件包括：包括多个存储单元的存储单元阵列; 外围电路单元，被配置为在编程操作期间对所述存储单元的选择存储单元进行编程; 以及控制逻辑，被配置为在编程操作期间控制外围电路并且控制外围电路单元，使得在编程操作期间同时执行故障位屏蔽操作和最高有效位数据编程操作。因此，半导体存储器件可以在编程操作期间减少整个操作时间。

7. 发明公开

KR1020130133419A 비휘발성 메모리 장치의 프로그램 방법 및 그것의 메모리 시스템 审中-实审
标题翻译：非易失性存储器件的编程方法和具有该存储器件的存储器系统
公开(公告)号：KR1020130133419A
公开(公告)日：2013-12-09
申请号：KR1020120056641
申请日：2012-05-29
申请人： 삼성전자주식회사
发明人： 이지상 , 김무성 , 최기환
IPC分类号： G11C16/34 , G11C16/10
CPC分类号： G11C11/5635 , G06F11/1048 , G11C11/5628 , G11C11/5642 , G11C16/02 , G11C16/0483 , G11C16/3413 , G11C16/3436 , G11C16/3454 , G11C29/04 , G11C2029/0411 , G11C2211/5621
摘要： The programming method of a nonvolatile memory device includes a step of storing loaded data in at least one first latch, storing recovering reference bit for recovering a fail bit in a particular state in a second latch, applying a program pulse on a memory cell, validating the memory cell's program at a first level, and changing the data stored in the at least one first latch into data with a pass pattern when the program validation has passed; and a step of performing a data recovery action, which includes reading the memory cell at a second level and recovering the loaded data using the read data and recovering reference bit.
摘要翻译：非易失性存储器件的编程方法包括将加载的数据存储在至少一个第一锁存器中的步骤，存储用于在第二锁存器中恢复特定状态的故障位的恢复参考位，在存储器单元上应用编程脉冲，所述存储器单元的程序处于第一级，并且当所述程序验证已经过去时，将存储在所述至少一个第一锁存器中的数据改变为具有通过模式的数据; 以及执行数据恢复动作的步骤，其包括以第二级读取存储器单元，并且使用读取的数据并恢复参考位来恢复加载的数据。

8. 发明授权

KR101337812B1 프로그램 실패 후에 액세스 가능한 정보를 갖는 메모리 버퍼 有权
标题翻译：在程序失败之后存在可访问信息的内存缓冲区
公开(公告)号：KR101337812B1
公开(公告)日：2013-12-06
申请号：KR1020110044653
申请日：2011-05-12
申请人： 마이크론 테크놀로지, 인크.
发明人： 파스콸레,치미노 , 프란세스코,팔랑가 , 라쿨로,마시모 , 디오니시오,미노폴리 , 페라라,마르코 , 지오바니,캄파르도
IPC分类号： G11C7/10 , G11C7/22 , G11C16/06
CPC分类号： G11C29/52 , G06F11/1068 , G06F12/0246 , G06F2212/1032 , G06F2212/7203 , G11C16/3413
摘要： 본원에 개시된 내용은, 메모리 어레이에 정보를 프로그램하는 데 실패한 후에 이용가능하도록 그 정보를 유지하는 메모리 버퍼를 포함하는, 메모리 장치, 및 그것의 동작 방법에 관한 것이다.

9. 发明授权

KR101047168B1 비휘발성 메모리에서의 분할된 소프트 프로그래밍 有权
公开(公告)号：KR101047168B1
公开(公告)日：2011-07-07
申请号：KR1020097008956
申请日：2007-10-08
申请人： 샌디스크 엘엘씨
发明人： 이토후미토시
IPC分类号： G11C16/12 , G11C16/10 , G11C16/34
CPC分类号： G11C11/5628 , G11C16/0483 , G11C16/10 , G11C16/3409 , G11C16/3413 , G11C16/3445 , G11C16/3459 , G11C2211/5621
摘要： 소프트 프로그래밍은 소거되는 메모리 셀들의 세트의 임계 전압 분포를 좁히기 위해 수행된다. 소프트 프로그래밍은 메모리 셀들의 임계 전압을 소거된 상태에 대한 검증 레벨에 더 가까워지도록 시프트시킬 수 있다. 메모리 셀들의 세트는, 보다 일관된 소프트 프로그래밍 속도들 및 임계 전압들을 제공하기 위해 그 세트의 일부분들을 소프트 프로그래밍함으로써, 소프트 프로그램될 수 있다. 셀들의 제 2 그룹의 소프트 프로그래밍을 금지하면서, 제 1 소프트 프로그래밍 펄스가 세트의 셀들의 제 1 그룹에 인가될 수 있다. 이후, 셀들의 제 1 그룹의 소프트 프로그래밍을 금지하면서, 제 2 소프트 프로그래밍 펄스가 셀들의 제 2 그룹에 인가될 수 있다. 소프트 프로그래밍 펄스들 보다 작은 크기를 갖는 작은 양(positive)의 전압이, 금지되어야 하는 셀들의 그룹에 인가될 수 있다. 작은 양의 전압의 사이즈는, 세트의 각 메모리 셀이 소프트 프로그래밍될 때에, 이웃하는 트랜지스터들로부터 유사한 용량 결합 효과를 경험하게 되도록 선택될 수 있다.
소프트 프로그래밍, 프로그래밍 금지, 용량 결합 효과, 유사한 용량 결합

10. 发明公开

KR1020100106238A 반도체 기억 장치 有权
标题翻译：半导体存储器件
公开(公告)号：KR1020100106238A
公开(公告)日：2010-10-01
申请号：KR1020100025195
申请日：2010-03-22
申请人： 가부시끼가이샤 도시바
发明人： 쯔까모또다까유끼 , 이찌하라레이까
IPC分类号： G11C16/34 , G11C16/02 , G11C16/30
CPC分类号： G11C13/0007 , G11C11/5685 , G11C13/0064 , G11C13/0069 , G11C16/3413 , G11C16/3463 , G11C2013/009 , G11C2211/5642 , G11C2213/31 , G11C2213/56 , G11C2213/71 , G11C2213/72
摘要： PURPOSE: A semiconductor memory is provided to implement memory cells including a variable resistor element which memorizes data in based on resistance variation. CONSTITUTION: A column control circuit(2) controls a bit line(BL) of a memory cell array(1). A row control circuit(3) supplies a voltage required for reading data from the memory cell. A data I/O buffer(4) is connected to an external host(10) through an I/O line. An address applied to an I/O buffer from the outside is transmitted to a column control circuit and a row control circuit through an address register(5). A command provided from a host to data I/O buffer is transmitted to a command interface(6).
摘要翻译：目的：提供半导体存储器以实现包括基于电阻变化存储数据的可变电阻器元件的存储单元。构成：列控制电路（2）控制存储单元阵列（1）的位线（BL）。行控制电路（3）提供从存储单元读取数据所需的电压。数据I / O缓冲器（4）通过I / O线连接到外部主机（10）。从外部施加到I / O缓冲器的地址通过地址寄存器（5）发送到列控制电路和行控制电路。从主机向数据I / O缓冲器提供的命令被发送到命令接口（6）。

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