专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明公开

KR1020170047363A 대입 카운트를 결정하기 위한 장치들 및 방법들 审中-实审
标题翻译：用于确定分配计数的设备和方法
公开(公告)号：KR1020170047363A
公开(公告)日：2017-05-04
申请号：KR1020177008638
申请日：2015-08-28
申请人： 마이크론 테크놀로지, 인크.
发明人： 핀크바이너,티모시피. , 허시,글렌이. , 머피,리차드씨.
IPC分类号： G06F3/06
CPC分类号： G11C16/26 , G11C7/06 , G11C7/065 , G11C7/1006 , G11C7/1009 , G11C7/12
摘要： 본발명은대입카운트를결정하는것에관한장치들및 방법들을포함한다. 예시적인장치는감지회로에접속된메모리셀들의어레이를포함한다. 장치는: 병렬적으로, 상기어레이의메모리셀들에저장된복수의제1 벡터의각각의제1 벡터들에대응하는데이트값들을그것의대입카운트를나타내는데이터값 합으로서합산하되, 제2 벡터는상기복수의제1 벡터로서저장되며, 그리고상기복수의제1 벡터의각각의제1 벡터는복수의감지라인의각각의감지라인에접속된상기어레이의각각의메모리셀들에저장되며; 그리고병렬적으로, 상기제2 벡터에대응하는하나의데이터값을제공하기위해상기복수의제1 벡터에대응하는데이터값 합들을반복하여합산하게하도록구성된제어기를포함할수 있다.
摘要翻译：本发明包括用于确定分配计数的装置和方法。示例性装置包括连接至感测电路的存储器单元的阵列。该装置包括：并行地将与存储在该阵列的存储器单元中的多个第一矢量中的每一个的第一矢量相对应的数据值相加为表示其分配计数的数据值之和，其中，所述多个第一矢量中的每一个的第一矢量被存储在连接到所述多条感测线中的相应感测线的所述阵列的每个存储器单元中; 以及控制器，被配置为对与多个第一矢量相对应的数据值总和进行重复求和，以并行地提供对应于第二矢量的一个数据值。

2. 发明公开

KR1020170033594A 반도체장치 및 반도체시스템 审中-实审
标题翻译：半导体器件和半导体系统
公开(公告)号：KR1020170033594A
公开(公告)日：2017-03-27
申请号：KR1020150131525
申请日：2015-09-17
申请人： 에스케이하이닉스 주식회사
发明人： 고인성 , 이상권
IPC分类号： G11C7/10 , G11C8/06
CPC分类号： G11C7/12 , G11C7/02 , G11C7/1006 , G11C7/1009 , G11C7/1045 , G11C7/1084 , G11C8/10 , G11C8/18
摘要： 반도체시스템은커맨드어드레스및 다수의데이터를출력하는제1 반도체장치및 상기커맨드어드레스의조합에따라제1 모드신호및 제2 모드신호를생성하고, 상기제1 모드신호또는상기제2 모드신호에응답하여하나의패드를통해입력되는상기다수의데이터를반전하여저장하되, 상기제2 모드신호에응답하여상기다수의데이터비트중 설정레벨을갖는비트수가설정개수이상인경우상기반전된다수의데이터의입력을차단하는제2 반도체장치를포함한다.
摘要翻译：半导体系统命令地址，并根据第一半导体器件和所述命令地址的组合，并输出多个数据，生成第一模式信号和第二模式信号时，所述第一模式信号，或响应于所述第二模式信号并且当多个数据位当中具有设定电平的位数等于或大于设定数时，通过一个焊盘反转输入的多个数据并响应于第二模式信号存储反转数据，以及用于阻挡第二半导体器件的第二半导体器件。

3. 发明公开

KR1020160098319A 저전력 메모리 동작들을 수행하기 위한 시스템 및 방법 审中-实审
标题翻译：执行低功耗存储器操作的系统和方法
公开(公告)号：KR1020160098319A
公开(公告)日：2016-08-18
申请号：KR1020167018311
申请日：2014-11-26
申请人： 퀄컴 인코포레이티드
发明人： 센,지안 , 추아-오안,류고
IPC分类号： G11C11/16
CPC分类号： G11C11/1675 , G11C7/1009 , G11C7/109 , G11C7/12 , G11C11/1673 , G11C2207/2263
摘要： 방법은, 단일메모리클럭사이클동안, MTJ(magnetic tunnel junction) 스토리지엘리먼트에저장된제 1 값을판독하고, 제 1 값을 MTJ 스토리지엘리먼트에저장될제 2 값과비교하고, 그리고비교에기초하여제 2 값을 MTJ 스토리지엘리먼트에선택적으로기록함으로써, MTJ 스토리지엘리먼트에서의메모리동작을수행하는단계를포함한다.

4. 发明公开

KR1020160045774A 트윈 셀의 기억 데이터를 마스크해서 출력하는 반도체 장치 审中-实审
标题翻译：半导体器件，其掩盖了两个电池和输出的存储数据
公开(公告)号：KR1020160045774A
公开(公告)日：2016-04-27
申请号：KR1020167006940
申请日：2013-08-22
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 다나베,겐지
IPC分类号： G11C16/26 , G11C16/04 , G11C16/08 , G11C16/24
CPC分类号： G11C16/26 , G11C7/1009 , G11C16/0475 , G11C16/08 , G11C16/22 , G11C16/24 , G11C16/28
摘要： 메모리어레이(101)는, 역치전압의상이에의해 2치데이터를유지하고, 각각이전기적으로재기입가능한제1 기억소자(102)와제2 기억소자(103)를포함하는트윈셀(104)을복수개포함한다. 출력회로(105)는, 트윈셀(104)의판독요구를받았을때, 트윈셀(104)을구성하는제1 기억소자(102)의역치전압이소거판정레벨보다도작고, 트윈셀(104)을구성하는제2 기억소자(103)의역치전압이소거판정레벨보다도작은경우에는, 트윈셀(104)의기억데이터를마스크해서출력한다.
摘要翻译：存储器阵列（101）包括多个双胞胎（104），每个双胞胎单元由第一存储元件（102）和第二存储元件（103）组成，第二存储元件被配置为根据阈值电压的差异保持二进制数据在它们之间，第一存储元件和第二存储元件各自是电可重写的。当接收到读取双胞胎（104）的请求时，当形成双胞胎（104）的第一存储元件（102）的阈值电压低于擦除确定电平和第二存储元件（103）的阈值电压（104）的数据低于擦除判定电平时，输出电路（105）对存储在双胞（104）中的数据进行掩蔽，并输出被屏蔽的数据。

5. 发明公开

KR1020120053241A 반도체 메모리 장치 및 이를 포함하는 반도체 시스템 有权
标题翻译：半导体存储器和半导体系统，包括它们
公开(公告)号：KR1020120053241A
公开(公告)日：2012-05-25
申请号：KR1020100114406
申请日：2010-11-17
申请人： 에스케이하이닉스 주식회사
发明人： 곽승욱
IPC分类号： G11C7/22 , G11C7/10
CPC分类号： G11C7/1009 , G11C7/1063 , G11C7/22 , G11C7/222
摘要： PURPOSE: A semiconductor memory device and a semiconductor system including the same are provided to increase the efficiency of a pad by inputting and outputting signals which do not collide in a read operation and a write operation through the same pad. CONSTITUTION: A sharing pad(100) outputs a read operation control signal in a read operation and receives a write operation control signal in a writing operation. A read data strobe generating unit(101) outputs a read data strobe signal to the sharing pad in a read operation. A data mask signal generating unit(102) generates an inner data mask signal by buffering a data mask signal received through the sharing pad in a writing operation.
摘要翻译：目的：提供一种半导体存储器件和包括该半导体存储器件的半导体系统，以通过输入和输出通过同一焊盘在读取操作和写入操作中不发生冲击的信号来提高焊盘的效率。构成：共享衬垫（100）在读取操作中输出读取操作控制信号，并在写入操作中接收写入操作控制信号。读取数据选通产生单元（101）在读取操作中向读取数据选通信号输出。数据屏蔽信号产生单元（102）通过在写入操作中缓冲通过共享块接收的数据屏蔽信号来产生内部数据屏蔽信号。

6. 发明授权

KR101090329B1 메모리장치, 메모리장치의 동작방법 및 제어방법 失效
公开(公告)号：KR101090329B1
公开(公告)日：2011-12-07
申请号：KR1020100017384
申请日：2010-02-25
申请人： 에스케이하이닉스 주식회사
发明人： 문진영 , 윤상식
IPC分类号： G11C11/4093 , G11C11/4096
CPC分类号： G11C7/1006 , G11C7/1009
摘要： 데이터 마스크 기능과 관련된 메모리장치의 동작방법이 개시된다. 메모리장치의 동작방법은, 데이터 마스크 기능의 사용 여부를 설정하는 제1단계; 데이터 패킷을 입력받는 제2단계; 및 입력된 데이터 패킷으로부터 추출한 마스크 정보에 따라 데이터를 마스킹하는 제3단계를 포함하고, 상기 제3단계의 수행 여부는 상기 제1단계의 설정값에 따라 결정되는 것을 특징으로 한다.

7. 发明公开

KR1020100089510A 불휘발성 메모리 소자 및 그 동작 방법 无效
标题翻译：非挥发性记忆体装置及其操作方法
公开(公告)号：KR1020100089510A
公开(公告)日：2010-08-12
申请号：KR1020090008798
申请日：2009-02-04
申请人： 에스케이하이닉스 주식회사
发明人： 민민
IPC分类号： G11C16/34 , G11C16/08 , G11C16/06
CPC分类号： G11C16/10 , G11C7/1009 , G11C8/10 , G11C16/08 , G11C16/3468
摘要： PURPOSE: A non-volatile memory device and a method for operating the same are provided to selectively program a desired part of data by masking a part of data. CONSTITUTION: A data inputting unit(210) synchronizes first data, inputted from an input-output terminal, according to a writing enable signal and outputs second data. A decoder(220) outputs a first enable signal to a third enable signal according to a latch enable signal and a command-latch enable signal. A mux unit(230) includes a plurality of muxes. According to the first enable signal, a first mux outputs second data and pre-set masking data. A controlling unit(240) outputs the data from the mux unit to a first bus to a third bus.
摘要翻译：目的：提供一种非易失性存储器件及其操作方法，以便通过掩盖一部分数据来选择性地编程所需数据部分。构成：数据输入单元（210）根据写入使能信号同步从输入输出端输入的第一数据，并输出第二数据。解码器（220）根据锁存使能信号和命令锁存使能信号将第一使能信号输出到第三使能信号。复用单元（230）包括多个多路复用器。根据第一使能信号，第一复用器输出第二数据和预设掩蔽数据。控制单元（240）将来自多路复用器单元的数据输出到第一总线到第三总线。

8. 发明公开

KR1020090111294A 복수의 마스킹된 메모리 셀 작동 방법, 장치 및 제어기 有权
标题翻译：用于操作可屏蔽记忆细胞的方法和装置
公开(公告)号：KR1020090111294A
公开(公告)日：2009-10-26
申请号：KR1020090034765
申请日：2009-04-21
申请人： 인피니언 테크놀로지스 아게
发明人： 쿠에네문드토마스 , 로블스키아투
IPC分类号： G11C7/10 , G11C7/22
CPC分类号： G11C7/1006 , G11C7/1009
摘要： PURPOSE: A method and apparatus for operating maskable memory cells is provided to prevent generation of noise and voltage drop due to operation of each column. CONSTITUTION: A method and apparatus for operating maskable memory cells comprises as follows. A logically valid mask signal is provided to one selection group including the memory cell to be accessed. A logically invalid mask signal is provided to the other group including the memory cell to be accessed. The masked address decoder receives an array mask signal including two sub signals.
摘要翻译：目的：提供用于操作可屏蔽存储单元的方法和装置，以防止由于每列的操作而引起的噪声和电压降的产生。构成：用于操作可屏蔽存储单元的方法和装置包括如下。将逻辑有效的掩码信号提供给包括要访问的存储器单元的一个选择组。向包括要访问的存储单元的另一组提供逻辑无效的掩码信号。掩蔽地址解码器接收包括两个子信号的阵列屏蔽信号。

9. 发明授权

KR100880836B1 반도체 메모리장치 有权
标题翻译：半导体存储器件
公开(公告)号：KR100880836B1
公开(公告)日：2009-02-02
申请号：KR1020070063314
申请日：2007-06-26
申请人： 에스케이하이닉스 주식회사
发明人： 권기창
IPC分类号： G11C8/04 , G11C8/06
CPC分类号： G11C7/1006 , G11C7/1009 , G11C7/1078 , G11C7/109 , G11C8/04 , G11C8/06 , G11C8/18
摘要： 본 발명은 어드레스와 데이터마스크 정보의 처리를 동일하게 하는 반도체 메모리장치에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 어드레스와 데이터마스크 정보를 동일한 핀으로 입력받는 반도체 메모리장치에 있어서, 어드레스와 데이터마스크 정보를 입력받는 버퍼부; 및 직렬로 입력되는 상기 어드레스와 상기 데이터마스크 정보를 순차적으로 래치하는 직렬로 연결된 복수의 래치단으로 구성되며, 서로 다른 래치단의 정보를 출력하는 어드레스 출력부와 데이터마스크 정보 출력부가 구비된 쉬프트 레지스터부를 포함한다.
반도체 메모리장치, 어드레스, 데이터마스크
摘要翻译：根据本发明的半导体存储器件是通过相同的引脚接收地址和数据屏蔽信息的半导体存储器件，该半导体存储器件包括地址和数据缓冲器单元，用于接收掩模信息; 并且具有串联顺序连接的多个锁存级用于锁存串行输入的地址和数据掩码信息的移位寄存器，地址输出单元输出不同锁存级的信息，它包括的部分。

10. 发明公开

KR1020080114087A 반도체 메모리장치 有权
标题翻译：半导体存储器件
公开(公告)号：KR1020080114087A
公开(公告)日：2008-12-31
申请号：KR1020070063314
申请日：2007-06-26
申请人： 에스케이하이닉스 주식회사
发明人： 권기창
IPC分类号： G11C8/04 , G11C8/06
CPC分类号： G11C7/1006 , G11C7/1009 , G11C7/1078 , G11C7/109 , G11C8/04 , G11C8/06 , G11C8/18
摘要： A semiconductor memory device is provided to reduce a total area due to no need an additional circuit by processing address information and data mask information at the same time. A semiconductor memory device receives address information and data mask information using the same pin, and comprises a buffer part(310) and a shift register part(320). The buffer part inputs the address information and the data mask information. The shift register part comprises a plurality of latch terminals successively latching a serially inputted address and data mask information, and includes an address output part and the data mask information output part.
摘要翻译：提供半导体存储器件以通过同时处理地址信息和数据掩码信息而不需要附加电路来减少总面积。半导体存储器件使用相同的引脚接收地址信息和数据掩模信息，并且包括缓冲器部分（310）和移位寄存器部分（320）。缓冲部分输入地址信息和数据掩码信息。移位寄存器部分包括连续地锁存串行输入的地址和数据掩码信息的多个锁存器，并且包括地址输出部分和数据掩码信息输出部分。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式