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1. 发明授权

KR102005337B1 전압 변환 장치 有权
公开(公告)号：KR102005337B1
公开(公告)日：2019-07-30
申请号：KR1020140002814
申请日：2014-01-09
申请人： 에스케이하이닉스 주식회사 , 연세대학교 산학협력단
发明人： 오병찬 , 정성욱 , 김진혁 , 유경호 , 정동훈
IPC分类号： G05F1/565

2. 发明公开

KR1020160107549A 반도체 장치 审中-实审
标题翻译： SEMICONDUCTOR APPARATUS
公开(公告)号：KR1020160107549A
公开(公告)日：2016-09-19
申请号：KR1020150030433
申请日：2015-03-04
申请人： 에스케이하이닉스 주식회사
发明人： 정성욱
IPC分类号： G11C16/04 , G11C16/34 , G11C16/10 , G11C16/12 , G11C16/30 , G11C16/24 , G11C16/28
CPC分类号： G11C16/10 , G11C7/14 , G11C16/0483 , G11C16/3427 , G11C16/0441 , G11C16/0425 , G11C16/12 , G11C16/24 , G11C16/28 , G11C16/30 , G11C16/34
摘要： 반도체장치는다수의메모리스트링들을포함하고, 각각의메모리스트링이비트라인과연결되는드레인셀렉트트랜지스터, 공통소스라인과연결되는소스셀렉트트랜지스터, 드레인셀렉트트랜지스터및 소스셀렉트트랜지스터사이에연결되는메모리셀들, 드레인셀렉트트랜지스터와메모리셀 사이에연결되는더미메모리셀들을포함하는메모리블록, 및메모리셀들의프로그램동작을수행하도록구성된동작회로를포함하며, 동작회로는프로그램동작시 드레인셀렉트트랜지스터와인접한더미메모리셀에서밴드간터널링현상에의해전자가발생하도록더미메모리셀들에인가되는동작전압들을발생시킨다.
摘要翻译：本发明的半导体器件包括：存储块，其包括漏极选择晶体管，该漏极选择晶体管包括多个存储器串，其中每个存储器串连接到位线，源极选择晶体管连接到公共源极线，存储器单元连接在漏极选择晶体管和源极选择晶体管，以及连接在漏极选择晶体管和存储单元之间的虚拟存储单元; 以及被配置为执行存储单元的编程操作的操作电路。操作电路产生施加到虚拟存储单元的工作电压，以便在编程操作期间通过与漏极选择晶体管相邻的虚拟存储单元中的带之间的隧道现象产生电子。

3. 发明公开

KR1020150107150A 지연 고정 루프 审中-实审
标题翻译：延迟锁定环
公开(公告)号：KR1020150107150A
公开(公告)日：2015-09-23
申请号：KR1020140029623
申请日：2014-03-13
申请人： 에스케이하이닉스 주식회사 , 연세대학교 산학협력단
发明人： 오병찬 , 정성욱 , 김진혁 , 유경호 , 정동훈
IPC分类号： H03L7/081 , H03K5/13
CPC分类号： H03L7/0812 , H03L7/0818 , H03L7/087 , H03L7/10
摘要： 본 발명의 일 실시예에 의한 지연 고정 루프는 입력 신호와 출력 신호의 지연을 고정하는 지연 고정 루프로서, 입력된 신호를 지연하여 출력 신호를 출력하는 가변 지연부; 출력 신호를 지연하여 제 1 피드백 신호를 출력하는 지연 모델부; 입력 신호와 상기 제 1 피드백 신호의 위상차에 따라 가변 지연부의 지연량을 제어하는 제 1 위상 비교부; 추적 동작시 상기 입력 신호와 상기 제 1 피드백 신호에 따라 펄스 신호를 생성하는 펄스 생성부; 추적 동작시 가변 지연부의 출력 신호를 지연하여 제 2 피드백 신호를 생성하는 펄스 유지부; 추적 동작시 펄스 생성부에서 생성된 펄스 신호 또는 제 2 피드백 신호를 선택하여 가변 지연부의 입력 신호로서 제공하는 펄스 선택부; 및 추적 동작시 상기 펄스 선택부에서 선택된 신호와 출력 신호의 위상차에 따라 상기 가변 지연부의 지연량을 제어하는 지연 제어 신호를 생성하는 제 2 위상 비교부를 포함한다.
摘要翻译：根据本发明的实施例的延迟锁定环是延迟锁定环，其固定输入信号和输出信号的延迟。延迟锁定环路包括：延迟输入信号并输出输出信号的可变延迟部分; 延迟模型部分，其延迟输出信号并输出第一反馈信号; 第一相位比较部分，根据输入信号和第一反馈信号的相位差来控制可变延迟部分的延迟量; 脉冲发生部，其在跟踪操作中根据第一反馈信号和输入信号产生脉冲信号; 脉冲保持部，其在跟踪操作中延迟可变延迟部的输出信号，并生成第二反馈信号; 脉冲选择部，其在跟踪动作中选择在脉冲生成部生成的脉冲信号或第二反馈信号，并将其提供为可变延迟部的输入信号; 以及第二相位比较部，其生成延迟控制信号，该延迟控制信号根据输出信号的相位差和在跟踪操作中的脉冲选择部中选择的信号来控制可变延迟部的延迟量。

4. 发明公开

KR1020130127791A 비휘발성 메모리 장치의 제조 방법 无效
标题翻译：用于制造非易失性存储器件的方法
公开(公告)号：KR1020130127791A
公开(公告)日：2013-11-25
申请号：KR1020120051567
申请日：2012-05-15
申请人： 에스케이하이닉스 주식회사
发明人： 정성욱 , 이윤경 , 안영수 , 이태화
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L27/11582 , H01L29/66833 , H01L29/7926 , H01L21/76205 , H01L21/823487
摘要： Provided is a method for fabricating a nonvolatile memory device. The method for fabricating the nonvolatile memory device according to one embodiment of the present invention includes a step for forming a stack structure formed by alternately laminating sacrificial layers and interlayer dielectrics, a step for forming a first hole exposing the substrate by selectively etching the stack structure; a step for burying the first hole with a first insulating layer; a step for forming a second hole exposing the substrate by selectively etching the first insulating layer; a step for forming a channel layer in the second hole; a step for removing the exposed sacrificial layers after forming a slit exposing the sacrificial layers in the stack structure; a step for forming a groove by removing the first insulating layer exposed by the removal of the sacrificial layer until the sidewall of the second hole is exposed; and a step for forming a gate electrode touching the channel layer between memory layers and buried in the groove.
摘要翻译：提供一种用于制造非易失性存储器件的方法。根据本发明的一个实施例的用于制造非易失性存储器件的方法包括用于形成通过交替层叠牺牲层和层间电介质形成的堆叠结构的步骤，通过选择性地蚀刻堆叠结构形成暴露衬底的第一孔的步骤 ; 用第一绝缘层掩埋第一孔的步骤; 用于通过选择性地蚀刻所述第一绝缘层来形成暴露所述衬底的第二孔的步骤; 用于在第二孔中形成沟道层的步骤; 在形成在所述堆叠结构中暴露所述牺牲层的狭缝之后去除所述暴露的牺牲层的步骤; 通过去除通过去除牺牲层暴露的第一绝缘层直到第二孔的侧壁被暴露来形成沟槽的步骤; 以及用于形成接触存储层之间的沟道层并掩埋在沟槽中的栅电极的步骤。

5. 发明授权

KR102001691B1 지연 고정 루프 有权
公开(公告)号：KR102001691B1
公开(公告)日：2019-07-18
申请号：KR1020140029623
申请日：2014-03-13
申请人： 에스케이하이닉스 주식회사 , 연세대학교 산학협력단
发明人： 오병찬 , 정성욱 , 김진혁 , 유경호 , 정동훈
IPC分类号： H03L7/081 , H03K5/13

6. 发明授权

KR101836502B1 공정 변화 감지 장치 및 이를 포함하는 반도체 장치 有权
标题翻译：工艺变化检测装置和包括它的半导体器件
公开(公告)号：KR101836502B1
公开(公告)日：2018-03-08
申请号：KR1020120008737
申请日：2012-01-30
申请人： 에스케이하이닉스 주식회사 , 연세대학교 산학협력단
发明人： 정성욱 , 유경호 , 안영재
IPC分类号： H01L21/66
摘要： 반도체제조공정의변화에의한트랜지스터의특성변화를감지하는공정변화감지장치와이를포함하는반도체장치를개시한다.본발명의넓은형태중 하나는각각채널의폭 또는길이가상이한제 1 트랜지스터를포함하는제 1 오실레이터및 제 2 오실레이터, 각각채널의폭 또는길이가상이한제 1 트랜지스터를포함하는제 3 오실레이터및 제 4 오실레이터, 제 1 오실레이터및 제 2 오실레이터에서출력된신호들의주기차이에대응하는값을제 3 오실레이터및 제 4 오실레이터에서출력된신호들의주기차이에대응하는값으로나눈값에대응하는값을출력하는인코더를포함하는공정변화감지장치에관한것이다.본발명의넓은형태중 다른하나는위와같은공정변화장치를그 내부에포함하는반도체장치에관한것이다.
摘要翻译：本发明的广泛方面之一是一种半导体器件，其包括具有不同宽度或长度的沟道的第一晶体管，第三振荡器和所述第四振荡器，所述第一振荡器和对应于从所述第二振荡器1输出的信号的周期差的值分别包括振荡器和第二振荡器，所述通道的宽度或长度从第一晶体管根据权利要求不同并且输出对应于由与从第三振荡器和第四振荡器输出的信号的周期差相对应的值所除的值相对应的值。在本发明的另一方面中，并且其中包括工艺变化装置的半导体器件。

7. 发明公开

KR1020170047843A 비휘발성 메모리 장치 审中-实审
标题翻译：非易失性存储设备
公开(公告)号：KR1020170047843A
公开(公告)日：2017-05-08
申请号：KR1020150148412
申请日：2015-10-26
申请人： 에스케이하이닉스 주식회사
发明人： 이고현 , 김진호 , 백지희 , 정성욱
IPC分类号： G11C16/04 , G11C16/08 , G11C16/10 , H01L27/115
CPC分类号： G11C16/0483 , G11C16/08
摘要： 본기술에따른비휘발성메모리장치는, 드레인선택라인, 워드라인들및 소오스선택라인을각각구비하는복수의메모리블록들과, 블록선택신호에응답하여워드라인전압들을상기메모리블록들중 선택된메모리블록에전달하는패스트랜지스터단을포함하며, 상기패스트랜지스터단은하나의활성영역에서로이웃하는것끼리소오스및 드레인의한쪽을공유하며직렬로형성된복수의패스트랜지스터들을포함하고, 상기소오스를공유하는한 쌍의패스트랜지스터들의드레인들에전달되는워드라인구동신호들은상기소오스를통해서서로다른메모리블록들에포함된한 쌍의워드라인들에전달될수 있다. 본기술에따르면, 하나의활성영역에소오스및 드레인을공유하는복수의패스트랜지스터들을형성하여비활성영역을감소시킴으로써패스트랜지스터들의점유면적을축소시켜칩 사이즈를줄일수 있다.
摘要翻译：根据本发明的非易失性存储器件包括多个存储块，每个存储块具有漏极选择线，字线和源极选择线以及多个字线，其中，传输晶体管级包括串联形成的多个传输晶体管，并且在一个有源区中共享彼此相邻的源极和漏极中的一个，以及一对传输晶体管传输到存储器单元的传输晶体管的漏极的字线驱动信号可以通过源传输到包括在不同存储器块中的一对字线。根据该技术，通过在一个有源区域中形成共用源极和漏极的多个传输晶体管以减小无源区域，可以减小传输晶体管的占用面积以减小芯片尺寸。

8. 发明公开

KR1020160084570A 반도체 메모리 소자의 제조방법 审中-实审
标题翻译：半导体存储器件的制造方法
公开(公告)号：KR1020160084570A
公开(公告)日：2016-07-14
申请号：KR1020150000885
申请日：2015-01-05
申请人： 에스케이하이닉스 주식회사
发明人： 정성욱 , 백지희 , 이동훈 , 이태화 , 허혜은
IPC分类号： H01L27/115
CPC分类号： H01L21/47573 , H01L27/11521 , H01L27/11556 , H01L27/11582
摘要： 본기술은기판상에제1 접착막을형성하는단계; 상기제1 접착막의상부에적층막을형성하는단계; 상기적층막과상기제1 접착막을서로분리시키는단계; 상기적층막의하부에서상부방향으로제1 식각공정을실시하여수직홀들을형성하는단계; 상기제1 접착막을제거하는단계; 상기수직홀들이형성된상기적층막을상기기판에접착하는단계; 및상기수직홀들의폭을균일하게하기위한제2 식각공정을실시하는단계를포함하는반도체메모리소자의제조방법을포함한다.
摘要翻译：该技术包括一种制造半导体存储器件的方法。该方法包括在基板上形成第一结合层的步骤; 在所述第一接合层的上部形成层叠层的工序; 从第一接合层分离堆叠层的步骤; 通过从堆叠层的下部向其上部进行第一蚀刻处理形成垂直孔的步骤; 去除第一接合层的步骤; 将具有垂直孔的堆叠层结合到基板的步骤; 以及进行第二蚀刻处理以均匀地形成垂直孔的宽度的步骤。因此，由于高度差导致的孔的宽度差可以减小。

9. 发明授权

KR101866486B1 온도 감지 회로 有权
公开(公告)号：KR101866486B1
公开(公告)日：2018-06-12
申请号：KR1020110007237
申请日：2011-01-25
申请人： 에스케이하이닉스 주식회사 , 연세대학교 산학협력단
发明人： 김광석 , 정성욱 , 우승한 , 류경호 , 정동훈
IPC分类号： G05F1/567
CPC分类号： G01K7/346
摘要： 본발명에따른온도감지회로는, 지연라인을포함하며, 상기지연라인의지연값에대응되는펄스폭을가진소스신호를생성하는신호생성부; 상기소스신호의펄스폭을확장하여비교신호를생성하는펄스폭확장부; 및상기비교신호와기준신호의펄스폭차이를이용하여온도변화를감지하는변화감지부를포함한다.

10. 发明公开

KR1020170052029A 반도체 메모리 장치 및 그것의 동작 방법 审中-实审
标题翻译：半导体存储器件及其操作方法
公开(公告)号：KR1020170052029A
公开(公告)日：2017-05-12
申请号：KR1020150153915
申请日：2015-11-03
申请人： 에스케이하이닉스 주식회사
发明人： 정성욱
IPC分类号： G11C16/34 , G11C16/08 , G11C16/30 , G11C16/04
摘要： 본기술은전자장치에관한것으로, 보다구체적으로는반도체메모리장치및 그것의동작방법에관한것이다. 본기술에따른향상된신뢰성을갖는반도체메모리장치는복수의워드라인들에연결된복수의메모리셀들및 상기복수의워드라인들중 선택된워드라인에검증전압을인가하여상기복수의메모리셀들의프로그램상태에대한검증을수행하고, 상기선택된워드라인에검증전압이인가되는동안, 비선택된워드라인들에제1 패스전압을인가하고, 상기복수의메모리셀들의문턱전압을기초로구분되는제1 내지제N 프로그램상태들중 제1 프로그램상태에대한검증이성공하면, 상기선택된워드라인에검증전압이인가되는동안, 상기비선택된워드라인들에제2 패스전압을인가하는주변회로를포함한다.
摘要翻译：半导体存储器件及其操作方法技术领域本发明涉及电子器件，并且更具体地涉及半导体存储器件及其操作方法。按照本技术的半导体存储器件具有改善的可靠性，多个存储单元的并通过施加验证电压至所述多个耦合到多个字线的字线的选择的字线进行编程所述多个存储器单元的状态，在将校验电压施加到所选字线的同时将第一通过电压施加到未选字线，将第一通过电压施加到第一到第N 以及外围电路，当验证编程状态的第一编程状态成功时，将验证电压施加到所选字线，并向未选字线施加第二通过电压。

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