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1. 发明公开

KR20180024836A 반도체 시스템 审中-公开
标题翻译：半导体系统
公开(公告)号：KR20180024836A
公开(公告)日：2018-03-08
申请号：KR20160111757
申请日：2016-08-31
申请人： SK HYNIX INC
发明人： HYUN SANG AH , JANG NAM KYU , KIM HYUN SEUNG , KANG TAE JIN , CHOI WON SEOK , CHUNG WON KYUNG , LEE SEUNG HUN
IPC分类号： G11C7/10 , G11C5/06 , G11C5/12 , G11C29/02
CPC分类号： G11C11/35 , G11C5/06 , G11C7/1045 , G11C7/1057 , G11C7/1084 , G11C7/109 , G11C7/22 , G11C11/404 , G11C11/40607 , G11C11/4082 , G11C11/4093 , G11C16/26 , G11C29/021 , G11C29/028 , G11C2207/105
摘要： 반도체시스템은 CA(COMMAND/ADDRESS)채널, 제1 및제2데이터채널을포함하는외부채널; 및상기 CA 채널에공통으로접속되고, 상기제1 및제2데이터채널중 서로다른데이터채널과접속되고, 각각접속정보패드를포함하는제1 및제2반도체칩을포함하고, 상기제1 및제2반도체칩 중상기제1데이터채널에접속된반도체칩의상기접속정보패드로제1값, 상기제2데이터채널에접속된반도체칩의상기접속정보패드로제2값이입력되고, 상기제1 및제2반도체칩은상기 CA 채널로인가된 CA 정보및 자신의접속정보패드로입력된값을이용해선택적으로설정정보를저장할수 있다.
摘要翻译：半导体系统可以包括：包括CA（命令/地址）信道，以及第一和第二数据信道的外部信道; 以及第一和第二半导体芯片，其共同耦合到CA信道并耦合到第一和第二数据信道中的相应不同的信道，并且每个半导体芯片包括耦合信息焊盘。第一值可以被输入到耦合到第一数据通道的第一和第二半导体芯片之一的耦合信息焊盘，并且第二值可以被输入到耦合到耦合到第一数据通道的另一个半导体芯片的耦合信息焊盘第二个数据通道。第一和第二半导体芯片中的每一个选择性地存储使用应用于CA信道的CA信息和输入到相应耦合信息垫的值的设置信息。

2. 发明公开

KR1020170060739A 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 审中-实审
标题翻译：半导体存储器件和包括它的存储器系统
公开(公告)号：KR1020170060739A
公开(公告)日：2017-06-02
申请号：KR1020150165258
申请日：2015-11-25
申请人： 삼성전자주식회사
发明人： 손종필 , 송호영
IPC分类号： G11C7/10 , G11C8/12
CPC分类号： G11C11/4093 , G06F3/061 , G06F3/065 , G06F3/0656 , G06F3/0659 , G06F3/0673 , G11C7/1045 , G11C7/106 , G11C7/1087 , G11C11/40607 , G11C11/4087 , G11C11/4091 , G11C11/4096
摘要： 반도체메모리장치는메모리셀 어레이및 제1 버퍼를포함한다. 메모리셀 어레이는복수의메모리셀들을각각구비하는복수의뱅크어레이들을포함한다. 제1 버퍼는제1 독출커맨드및 제1 독출어드레스에기초하여메모리셀 어레이의제1 영역으로부터획득된제1 데이터를저장한다. 제1 영역으로부터제1 데이터를획득하여제1 버퍼에저장하는제1 내부독출동작은, 제1 독출커맨드가수신된후 미리정해진제1 시간이내에제1 데이터가제1 버퍼에저장되고제1 데이터가제1 버퍼에저장된후에제1 알림신호의발생이불필요한결정형인터페이스에기초하여수행된다.
摘要翻译：该半导体存储器件包括存储单元阵列和第一缓冲器。存储器单元阵列包括多个存储体阵列，每个存储体阵列具有多个存储器单元。第一缓冲器存储基于第一读取命令和第一读取地址从存储器单元阵列的第一区域获得的第一数据。第一内部读取操作，用于从第一区域获取第一数据并将第一数据存储在第一缓冲器中，第一数据在接收到第一读取命令之后的第一预定时间内存储在第一缓冲器中，基于不必要的确定性接口来执行在被存储在步态1缓冲器中之后的第一通告信号的生成。

3. 发明公开

KR1020170025896A 반도체 장치 및 이를 포함하는 반도체 시스템 审中-实审
标题翻译：半导体装置和半导体系统，包括它们
公开(公告)号：KR1020170025896A
公开(公告)日：2017-03-08
申请号：KR1020150122999
申请日：2015-08-31
申请人： 에스케이하이닉스 주식회사
发明人： 김귀동
IPC分类号： G11C11/406 , G11C11/4091 , G11C11/408
CPC分类号： G11C11/40618 , G11C11/40603 , G11C11/40607 , G11C11/4085 , G11C11/4087 , G11C11/4091
摘要： 본기술은복수의단위메모리블록; 및상기복수의단위메모리블록중에서적어도둘 이상에의해공유되며, 공유된단위메모리블록들의데이터감지를위한복수의센스앰프어레이를포함하며, 상기복수의단위메모리블록중에서외부어드레스에대응되는단위메모리블록과리프레쉬어드레스에대응되는단위메모리블록이상기복수의센스앰프어레이중에서어느하나의센스앰프어레이와공통연결된경우, 상기리프레쉬어드레스를저장하고상기외부어드레스에대응되는노멀동작명령을수행하도록구성될수 있다.
摘要翻译：半导体装置包括多个单元存储块和多个读出放大器阵列，其被配置为与多个单位存储块中的两个或更多个单位存储块共享，并且放大单位存储块的数据。当对应于多个单元存储块中的刷新地址的与外部地址相对应的单元存储器块和单元存储器块共同耦合到多个感测简化器阵列之一时，半导体装置存储刷新地址并执行对应于外部地址的正常操作命令。

4. 发明公开

KR1020140002896A 메모리 审中-实审
标题翻译： MEMRORY
公开(公告)号：KR1020140002896A
公开(公告)日：2014-01-09
申请号：KR1020120069691
申请日：2012-06-28
申请人： 에스케이하이닉스 주식회사
发明人： 송청기
IPC分类号： G11C11/401 , G11C11/402 , G11C11/406 , G11C11/4063
CPC分类号： G11C11/40607 , G11C11/402 , G11C11/40611 , G11C11/40615 , G11C2211/4061 , G11C2211/4067
摘要： The present technology is provided to inactivate a buffer during refresh while supporting various buffer operations and to reduce current consumption of a memory, a memory according to the present invention comprising: a cell array including a plurality of word lines; a first buffer receiving a clock enable signal; a plurality of second buffers receiving commands; a refresh control unit for enabling the plurality of word lines to be sequentially activated when performing a refresh operation in a self refresh mode; a command decoder for enabling the refresh control unit to enter into the self refresh mode or escape from the self refresh mode by decoding the clock enable signal received by the first buffer and the command received by the plurality of second buffers; and a buffer control unit for inactivating the plurality of second buffers if the clock enable signal received by the first buffer is inactivated, and activating the plurality of second buffers when the refresh control unit escapes from the self refresh mode. [Reference numerals] (220) Command decoder; (230) Refresh control unit; (240) Buffer control unit; (250) Low control unit
摘要翻译：提供本技术用于在刷新期间使缓冲器钝化，同时支持各种缓冲操作并减少存储器的电流消耗，根据本发明的存储器包括：包括多个字线的单元阵列; 接收时钟使能信号的第一缓冲器; 多个第二缓冲器接收命令; 刷新控制单元，用于在自刷新模式下执行刷新操作时能够顺序地激活多个字线; 命令解码器，用于通过解码由第一缓冲器接收的时钟使能信号和由多个第二缓冲器接收的命令，使刷新控制单元进入自刷新模式或从自刷新模式退出; 以及缓冲器控制单元，用于如果所述第一缓冲器接收到的所述时钟使能信号被去激活，则使所述多个第二缓冲器失活，并且当所述刷新控制单元从所述自刷新模式转义时激活所述多个第二缓冲器。（220）命令解码器; （230）刷新控制单元; （240）缓冲控制单元; （250）低控制单元

5. 发明授权

KR100928364B1 메모리 모듈 有权
标题翻译： 메모리모듈
公开(公告)号：KR100928364B1
公开(公告)日：2009-11-23
申请号：KR1020090030489
申请日：2009-04-08
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 미우라세이지 , 아유까와가즈시게
IPC分类号： G11C5/02 , G11C16/00 , G11C7/00
CPC分类号： G06F12/0246 , G11C5/02 , G11C5/025 , G11C5/04 , G11C11/005 , G11C11/406 , G11C11/40603 , G11C11/40607 , G11C11/412 , G11C16/10 , G11C16/26 , G11C16/32 , G11C29/70
摘要： A semiconductor device including a large capacity non-volatile memory and at least one random access memory, said the access time of said device being matched to the access time of each random access memory. The semiconductor memory device is comprised of: a non-volatile memory FLASH having a first reading time; a random access memory DRAM having a second reading time which is more than 100 times shorter than the first reading time; a circuit that includes a control circuit connected to both the FLASH and the DRAM and enabled to control accesses to those FLASH and DRAM; and a plurality of I/O terminals connected to the circuit. As a result, FLASH data is transferred to the DRAM before the DRAM is accessed, thereby matching the access time between the FLASH and the DRAM. Data is written back from the DRAM to the FLASH as needed, thereby keeping data matched between the FLASH and the DRAM and storing the data.
摘要翻译：一种包括大容量非易失性存储器和至少一个随机存取存储器的半导体器件，所述器件的存取时间与每个随机存取存储器的存取时间相匹配。半导体存储器件包括：具有第一读取时间的非易失性存储器FLASH; 具有第二读取时间的随机存取存储器DRAM，其比第一读取时间短100倍以上; 包括连接到FLASH和DRAM的控制电路并且能够控制对这些FLASH和DRAM的访问的电路; 和连接到该电路的多个I / O端子。结果，在DRAM被访问之前，FLASH数据被传送到DRAM，从而匹配FLASH和DRAM之间的访问时间。根据需要将数据从DRAM写回到FLASH，从而保持FLASH和DRAM之间的数据匹配并存储数据。

6. 发明授权

KR100924407B1 반도체 장치 및 메모리 모듈 有权
标题翻译：半导体器件和存储器模块
公开(公告)号：KR100924407B1
公开(公告)日：2009-10-29
申请号：KR1020020032287
申请日：2002-06-10
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 미우라세이지 , 아유까와가즈시게
IPC分类号： G11C5/02
CPC分类号： G06F12/0246 , G11C5/02 , G11C5/025 , G11C5/04 , G11C11/005 , G11C11/406 , G11C11/40603 , G11C11/40607 , G11C11/412 , G11C16/10 , G11C16/26 , G11C16/32 , G11C29/70
摘要： 대용량의 불휘발성 메모리의 액세스 시간과 랜덤 액세스 메모리의 액세스 시간과의 정합을 도모하여, 대용량 불휘발성 메모리를 포함하는 반도체 기억 장치를 제공한다. 제1 판독 시간을 갖는 불휘발성 메모리 FLASH와, 상기 제1 판독 시간보다 100배 이상 판독 시간이 짧은 제2 판독 시간을 갖는 랜덤 액세스 메모리 DRAM과, FLASH 및 DRAM에 결합되고, 이들에 대한 액세스를 제어하기 위한 제어 회로를 포함하는 회로와, 상기 회로에 결합된 복수의 입출력 단자를 포함하도록 반도체 기억 장치를 구성한다. FLASH 데이터를 DRAM으로 전송하여 DRAM에 액세스를 행함으로써, 액세스 시간의 정합을 도모할 수 있다. DRAM으로부터 FLASH로는 적시에 재기입을 행하여 데이터의 정합 및 보존을 도모한다.
메모리 모듈, 레디/비지, 대체, 뱅크, 스토어

7. 发明授权

KR100652380B1 버퍼를 이용하여 리프레쉬하는 메모리 장치 및 그 방법 有权
标题翻译：用于使用缓冲器刷新的存储器件及其方法
公开(公告)号：KR100652380B1
公开(公告)日：2006-12-01
申请号：KR1020040085382
申请日：2004-10-25
申请人： 삼성전자주식회사
发明人： 표석수 , 정현택 , 하민열
IPC分类号： G11C11/401 , G11C11/406
CPC分类号： G11C11/406 , G06F13/1636 , G11C11/40603 , G11C11/40607 , G11C11/40618
摘要： 버퍼를 이용하여 메모리를 리프레쉬하는 메모리 장치 및 그 방법이 개시된다. 본 발명의 실시예에 따른 메모리 장치는 복수의 뱅크들, 리프레시 제어부, 버퍼부, 및 저장부를 구비한다. 리프레시 제어부는 리프레시의 시작을 위한 리프레시 시작 신호와 소정의 주기를 갖는 리프레시 요청 신호를 발생한다. 버퍼부는 상기 복수의 뱅크들 중 외부 엑세스 요청 신호와 상기 리프레시 요청 신호를 동시에 수신하는 뱅크가 존재하는 경우, 상기 동시에 수신하는 뱅크에 대한 외부 엑세스를 수행하며 상기 동시에 수신하는 뱅크에 대한 리프레시를 지시하는 리프레시 지시 신호를 발생한다. 저장부는 상기 버퍼부에 저장된 데이터와 동일한 데이터가 저장된 뱅크의 어드레스를 나타내는 버퍼-뱅크 어드레스와 상기 버퍼부에 저장된 데이터의 유효여부를 나타내는 버퍼 데이터 유효 정보를 저장한다. 본 발명의 실시예에 따른 메모리 장치는 동일 뱅크에 대해 외부 엑세스와 리프레시가 동시에 요청되는 경우에도 버퍼를 이용하여 외부 엑세스를 수행하는 동시에 뱅크에서 리프레시를 수행함으로써 리프레시를 효율적으로 수행할 수 있는 장점이 있다.
리프레시, 버퍼

8. 发明公开

KR1020060122357A ＤＲＡＭ히든 리프레쉬 동작 시 발생되는 동작 시간 지연을감소시킬 수 있는 장치와 방법 失效
标题翻译：减少操作时间延迟生成的DRAM隐藏式刷新操作的装置和方法
公开(公告)号：KR1020060122357A
公开(公告)日：2006-11-30
申请号：KR1020050044746
申请日：2005-05-27
申请人： 삼성전자주식회사
发明人： 표석수 , 정현택
IPC分类号： G11C11/401 , G11C11/406 , G11C11/4093
CPC分类号： G11C11/406 , G11C11/40607 , G11C11/40615 , G11C11/40618 , G11C8/12 , G11C11/4096
摘要： An apparatus and a method for reducing operation time delay generated during a DRAM hidden refresh operation are provided to improve the performance of a system comprising a semiconductor by improving the operation time delay between a cache memory and a memory bank. In a semiconductor device(200), a memory bank comprises a number of memory cells. A first data bus(210-1) is connected to the memory bank, and transmits data inputted/outputted to/from the memory bank on the basis of a memory access command to access the memory bank. A second data bus(210-2) is connected to the memory bank. A cache memory(270) is connected to the second data bus. And a latch(250) is connected to the second data bus.
摘要翻译：提供了一种用于减少在DRAM隐藏刷新操作期间产生的操作时间延迟的装置和方法，以通过改进高速缓冲存储器和存储体之间的操作时间延迟来改善包括半导体的系统的性能。在半导体器件（200）中，存储体包括多个存储单元。第一数据总线（210-1）连接到存储体，并且根据存储器访问命令发送/从存储体输出的数据以访问存储体。第二数据总线（210-2）连接到存储体。高速缓冲存储器（270）连接到第二数据总线。并且锁存器（250）连接到第二数据总线。

9. 发明公开

KR1020160063726A 메모리 장치 및 이를 포함하는 메모리 시스템 审中-实审
标题翻译：包括其的存储器件和存储器系统
公开(公告)号：KR1020160063726A
公开(公告)日：2016-06-07
申请号：KR1020140167376
申请日：2014-11-27
申请人： 에스케이하이닉스 주식회사
发明人： 신선혜 , 박낙규
IPC分类号： G11C11/406 , G11C11/4063 , G11C11/408
CPC分类号： G11C11/4085 , G11C11/40603 , G11C11/40618 , G11C11/4087 , G11C11/4096 , G11C11/40607 , G11C11/4063 , G11C11/408
摘要： 메모리장치는제1 및제2메모리블록을포함하는제1메모리뱅크; 제3 및제4메모리블록을포함하는제2메모리뱅크; 및액티브커맨드가인가되면상기제1 및제2메모리뱅크중 뱅크어드레스에대응하는메모리뱅크를선택하는뱅크선택부를포함하고, 상기뱅크선택부에의해선택된메모리뱅크는자신의메모리블록들중 블록어드레스에의해선택된메모리블록의워드라인을액티브하면서, 선택되지않은메모리블록의워드라인을로우액세스할수 있다.
摘要翻译：本发明提供一种具有增加的带宽的存储设备和包括该存储器的存储器系统。存储装置包括：第一存储体，包括第一存储块和第二存储块; 包括第三存储器块和第四存储器块的第二存储器组; 以及存储体选择单元，用于当应用活动命令时，从第一和第二存储体中选择与存储体地址对应的存储体。由存储体选择单元选择的存储体允许行访问未选择的存储器块的字线，同时激活由所选存储体的存储块中的块地址选择的存储块的字线。

10. 发明公开

KR1020160004346A 메모리 액세스 방법 및 메모리 시스템 有权
标题翻译：存储器访问方法和存储器系统
公开(公告)号：KR1020160004346A
公开(公告)日：2016-01-12
申请号：KR1020157033655
申请日：2014-04-10
申请人： 후아웨이 테크놀러지 컴퍼니 리미티드
发明人： 롼위안 , 천밍위
IPC分类号： G06F12/02 , G06F13/16
CPC分类号： G11C11/40607 , G06F12/02 , G06F13/1673 , G11C7/1063 , G11C7/1072
摘要： 본발명의실시예들은메모리액세스방법및 메모리시스템을제공한다. 메모리컨트롤러는, 메모리액세스명령, 하위어드레스신호, 제1 칩선택신호, 및제1 상위어드레스신호를제1 레벨버퍼칩에전송하고, 제2 상위어드레스에대해지연처리를수행하여지연된어드레스신호를취득하고, 상기지연된어드레스신호를제2 레벨버퍼칩에전송한다. 상기제1 레벨버퍼칩은, 미리설정된매핑관계, 상기제1 칩선택선호, 및상기제1 상위어드레스신호에따라, 상기타겟제2 레벨버퍼칩을게이트로제어하고, 상기타겟제2 레벨버퍼칩에상기메모리액세스명령및 상기하위어드레스신호를전송한다. 상기타겟제2 레벨버퍼칩은, 상기지연된어드레스신호및 상기제2 칩선택신호에따라타겟메모리모듈을결정하고, 상기하위어드레스신호에따라타겟메모리칩을결정하고, 상기메모리액세스명령에따라상기타겟메모리칩에서타겟데이터를획득하고, 상기메모리컨트롤러에상기타겟데이터를반환한다. 본발명의실시예들에서는, 시스템메모리의캐스케이딩방식을트리형토폴로지형태로변경한다. 이로써프로토콜변환문제를회피하고, 메모리액세스시간을줄이고, 메모리액세스효율을향상시킨다.

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