专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明授权

KR101461488B1 스핀 슈우트 시스템 점검 장치 有权
标题翻译：检查旋转系统的装置
公开(公告)号：KR101461488B1
公开(公告)日：2014-11-18
申请号：KR1020130062495
申请日：2013-05-31
申请人： 한국항공우주산업 주식회사
发明人： 노병찬 , 김정희
IPC分类号： G01R31/3183 , G01R31/3181 , B64D17/80 , B64F5/00
CPC分类号： G01R31/318314 , B64D17/50 , B64F5/60 , G06F17/5009
摘要： 본 발명은 스핀 슈우트 시스템 점검 장치를 개시한다. 본 발명에 따른 낙하산을 고정하거나 방출시키는 ARM 장치, 낙하산을 전개하는 트랙터 로켓 장치 및 스핀 슈우트 제어 장치를 포함하는 스핀 슈우트 시스템을 점검하는 시스템 점검 장치는, 스핀 슈우트 제어 장치의 제어 신호 출력 단자와 연결되고, 제어 신호를 수신하는 입력 인터페이스부, 제어 신호를 기 결정된 주기의 펄스 신호로 변환하는 펄스 신호 생성부 및 시스템 점검 장치를 ARM 장치 및 트랙터 로켓 장치와 연결시키는 제1 케이블 또는 제2 케이블의 연결 여부를 감지하고, 제1 케이블이 연결된 것으로 판단하면 내부 저항 회로로 제어 신호를 공급하고, 제2 케이블이 연결된 것으로 판단하면 제어 신호가 ARM 장치 및 트랙터 로켓 장치로 인가되는 것을 차단하는 인터록 회로부를 포함한다.
摘要翻译：本发明公开了一种自动滑槽系统的检查装置。根据本发明的旋转斜槽系统的检查装置检查自动滑槽系统，并包括：固定和释放滑槽的ARM装置; 拖拉槽火箭装置; 旋转斜槽控制装置; 输入接口单元，其连接到所述旋转斜槽控制装置的控制信号输出端子并接收控制信号; 脉冲信号产生单元，其将控制信号转换成预定周期的脉冲信号; 以及联锁电路单元，其检测第一或第二电缆的连接，以将系统检查装置连接到ARM装置和拖拉机火箭装置，并且如果连接了第一电缆则将控制信号提供给内部电阻电路，并将控制信号施加到 ARM设备和拖拉机火箭装置如果连接了第二根电缆。

2. 发明公开

KR1020110073952A 반도체 장치의 테스트 모드 회로 无效
标题翻译：半导体设备的测试模式电路
公开(公告)号：KR1020110073952A
公开(公告)日：2011-06-30
申请号：KR1020090130764
申请日：2009-12-24
申请人： 에스케이하이닉스 주식회사
发明人： 이명환
IPC分类号： G01R31/3183 , G01R31/3181
CPC分类号： G01R31/3183 , G01R31/2884 , G01R31/318314 , G01R31/31915
摘要： PURPOSE: A test mode circuit of a semiconductor apparatus is provided to have a test address decoder which outputs an address signal as a test address signal in response to a test mode enable signal and an output buffer unit which outputs a test address signal to the outside of the semiconductor device in response to a test evaluation signal. CONSTITUTION: A test mode circuit(100) comprises a test address decoder(200) and an output buffer(300). The test address decoder outputs an address signal as a test address signal in response to a test mode enable signal. An output buffer selects either one of a test address signal or a data signal and outputs the selected one to the outside of the semiconductor apparatus in response to a test evaluation signal and a test flag signal.
摘要翻译：目的：提供半导体装置的测试模式电路以具有测试地址解码器，其响应于测试模式使能信号输出地址信号作为测试地址信号，以及向外部输出测试地址信号的输出缓冲器单元的半导体器件响应于测试评估信号。构成：测试模式电路（100）包括测试地址解码器（200）和输出缓冲器（300）。测试地址解码器响应于测试模式使能信号输出地址信号作为测试地址信号。输出缓冲器选择测试地址信号或数据信号中的任一个，并且响应于测试评估信号和测试标志信号将所选择的一个输出到半导体设备的外部。

3. 发明公开

KR1020100044902A 실제 결함들이 잠재적으로 조직적인 결함들인지 또는 잠재적으로 랜덤인 결함들인지를 결정하기 위한 컴퓨터-구현 방법들 有权
标题翻译：用于确定实际缺陷的计算机实现方法是潜在的系统缺陷或潜在的随机缺陷
公开(公告)号：KR1020100044902A
公开(公告)日：2010-04-30
申请号：KR1020107006100
申请日：2008-08-20
申请人： 케이엘에이-텐코어 코오포레이션
发明人： 플로렌스,글렌 , 파크,알렌 , 로즈,피터
IPC分类号： G06F17/50
CPC分类号： G06F17/5081 , G01R31/318314 , G01R31/318371
摘要： Various computer-implemented methods for determining if actual defects are potentially systematic defects or potentially random defects are provided. One computer-implemented method for determining if actual defects are potentially systematic defects or potentially random defects includes comparing a number of actual defects in a group to a number of randomly generated defects in a group. The actual defects are detected on a wafer. A portion of a design on the wafer proximate a location of each of the actual defects in the group and each of the randomly generated defects in the group is substantially the same. The method also includes determining if the actual defects in the group are potentially systematic defects or potentially random defects based on results of the comparing step.
摘要翻译：提供用于确定实际缺陷是潜在的系统缺陷或潜在的随机缺陷的各种计算机实现的方法。用于确定实际缺陷是潜在的系统缺陷还是潜在的随机缺陷的一种计算机实现的方法包括将组中的实际缺陷的数量与组中随机生成的缺陷的数量进行比较。在晶片上检测到实际的缺陷。晶片上靠近组中每个实际缺陷的位置的每一个随机产生的缺陷中的一部分设计基本相同。该方法还包括基于比较步骤的结果确定组中的实际缺陷是潜在的系统缺陷还是潜在的随机缺陷。

4. 发明公开

KR20070079058A METHOD AND APPARATUS FOR HANDLING A USER-DEFINED EVENT THAT IS GENERATED DURING TEST OF A DEVICE 审中-公开
标题翻译：用于处理在设备测试期间产生的用户定义的事件的方法和装置
公开(公告)号：KR20070079058A
公开(公告)日：2007-08-03
申请号：KR20070010292
申请日：2007-01-31
申请人： VERIGY PTE LTD SINGAPORE
发明人： KOLMAN ROBERT STANLEY , HAYHOW REID
IPC分类号： G06F17/30 , G06F17/00
CPC分类号： G01R31/31718 , G01R31/318314 , Y10S707/99943
摘要： A method and a device for processing a user-defined event are provided to generate a predefined test event and property as data of a type wanted by a user while the device is tested. A data populator(200) receives an ordered event sequence corresponding to execution of a plurality of tests on at least one DUT(Device Under Test), and generates data objects, which includes a few of data objects corresponding to logical grouping of the test result implied by the event, and a generic data object corresponding to a user-defined event. The data populator relates the generic data object to a part of data objects based on a position of the user-defined event of the ordered event sequence while relating the remaining data objects to the other data objects in a hierarchical tree structure, and relates the data corresponding to the event to the data object. Each data formatter(202-208) searches and formats the data related to the hierarchical tree structure, and searches the generic data object.
摘要翻译：提供用于处理用户定义事件的方法和装置，以便在测试设备时，生成预定义的测试事件和属性作为用户想要的类型的数据。数据填充器（200）在至少一个DUT（被测设备）上接收对应于执行多个测试的有序事件序列，并且生成数据对象，其包括对应于测试结果的逻辑分组的数个对象由事件暗示，以及与用户定义的事件相对应的通用数据对象。数据填充器根据有序事件序列的用户定义事件的位置将通用数据对象与数据对象的一部分相关联，同时将剩余的数据对象与分层树结构中的其他数据对象相关联，并将数据对应于数据对象的事件。每个数据格式化器（202-208）搜索和格式化与分层树结构相关的数据，并搜索通用数据对象。

5. 发明公开

KR1020060021429A 반도체 소자 테스터를 위한 신호 분배 장치 有权
标题翻译：用于半导体器件测试仪的信号分配设备
公开(公告)号：KR1020060021429A
公开(公告)日：2006-03-08
申请号：KR1020040070162
申请日：2004-09-03
申请人： 주식회사 유니테스트
发明人： 강종구
IPC分类号： G01R31/28
CPC分类号： G01R31/2884 , G01R31/31701 , G01R31/318314 , G11C29/12015 , G11C29/56
摘要： 본 발명은 반도체 소자의 테스트를 위한 신호를 생성하는 ALPG(algorithm pattern generator)를 구비하여 L(L은 2 이상의 자연수임)개의 DUT(device under test)를 동시에 테스트하는 반도체 테스터를 위한 신호 분배 장치로서, 상기 ALPG에서 생성되는 드라이브 신호를 상기 L개의 DUT에 분배하는 레지스터드(registered) 버퍼부와, 상기 ALPG에서 생성되는 기준 클럭을 상기 L개 이상의 동일한 기준 클럭으로 복제하여 상기 L개의 DUT에 분배하는 PLL(Phase locked loop)과, 상기 ALPG에서 생성되는 테스트 데이터 신호를 상기 L개의 DUT에 분배하고 상기 L개의 DUT에서 각각 출력되는 신호를 수신하여 상기 ALPG로 전송하는 양방향 데이터 전송부를 포함하는 반도체 소자 테스터를 위한 신호 분배 장치에 관한 것이다.
본 발명에 따르면, ALPG에서 생성된 테스트 패턴 신호를 복수의 DUT에 제공하는 데 있어서 각각의 DUT에 제공될 신호들 간에 상호충돌이 발생하는 것을 방지할 수 있으므로 테스트의 신뢰도를 높일 수 있고 반도체 소자 테스터의 구성을 단순화할 수 있다.
ALPG, DUT, 신호분배, 레지스터드 버퍼, 양방향 데이터 전송

6. 发明公开

KR1020050026672A 실제 동작 속도의 테스트 벤치를 생성하는 디스크인터페이스 장치, 및 이를 구비한 디스크 인터페이스시스템, 및 그 방법 失效
标题翻译：实现速度测试，DISC接口系统的DISC接口设备及其方法
公开(公告)号：KR1020050026672A
公开(公告)日：2005-03-15
申请号：KR1020030063407
申请日：2003-09-09
申请人： 삼성전자주식회사
发明人： 홍시훈
IPC分类号： G11B20/10
CPC分类号： G11B27/36 , G01R31/318314 , G06F3/0601 , G06F2003/0692 , G11B2220/20
摘要： A disc interface device, and a disc interface system and method adopting the same device are provided to test a high speed digital circuit by using a general low-priced test equipment by operating a digital block at a real operating speed. The device comprises a test block(221), a physical layer unit(223), a mux(225) and a digital block(227). The test block(221) encodes test instruction input data in response to the second logic state of a test enable signal, generates a test bench as digital receiving data, decodes digital transmitting data inputted as a test result, and does not output the test bench or debugging data in the first logic state of the test enable signal. The physical layer unit(223) outputs physical layer data as digital receiving data by converting a computer output signal, and generates a computer input signal by converting the digital transmitting data. The mux(225) outputs the digital receiving data by selecting one between the test bench and the physical layer data in response to a logic state of the test enable signal. The digital block(227) outputs interface output data by processing the digital receiving data, and generates and outputs the digital transmitting data in response to the digital receiving data or the interface input data.
摘要翻译：提供了一种光盘接口装置，以及采用相同装置的光盘接口系统和方法，以通过以实际操作速度操作数字模块，通过使用一般的低价测试设备来测试高速数字电路。该设备包括测试块（221），物理层单元（223），复用器（225）和数字块（227）。测试块（221）响应于测试使能信号的第二逻辑状态对测试指令输入数据进行编码，产生作为数字接收数据的测试台，对作为测试结果输入的数字发送数据进行解码，并且不输出测试台或者在测试使能信号的第一逻辑状态下调试数据。物理层单元（223）通过转换计算机输出信号输出物理层数据作为数字接收数据，并通过转换数字发送数据产生计算机输入信号。多路复用器（225）响应于测试使能信号的逻辑状态，选择测试台和物理层数据之间的数字接收数据。数字块（227）通过处理数字接收数据输出接口输出数据，并响应于数字接收数据或接口输入数据产生并输出数字发送数据。

7. 发明授权

KR101119722B1 반도체 시험용 프로그램 디버그 장치 有权
标题翻译：半导体测试程序调试器件
公开(公告)号：KR101119722B1
公开(公告)日：2012-03-23
申请号：KR1020077026562
申请日：2006-05-10
申请人： 가부시키가이샤 아드반테스트
发明人： 콘도,시게루 , 키타자와,히데카주 , 쿠마가이,토시히사
IPC分类号： G06F11/22
CPC分类号： G01R31/31705 , G01R31/318314
摘要： 본 발명은 사양이 다른 반도체 시험 장치 또는 반도체 시험 프로그램을 이용한 경우에 설비의 낭비를 저감시킬 수 있는 반도체 시험용 프로그램 디버그 장치를 제공하기 위한 것이다. 반도체 시험용 프로그램 디버그 장치(300)은, 피시험 디바이스의 동작을 시뮬레이트하는 가상 디바이스(80)과, 가상 디바이스(80)과의 사이에서 입출력되는 의사 시험 신호와 응답 신호를 생성하는 전용，범용 테스트 벤치 처리부(60，70)과, 사양이 다른 복수의 반도체 시험용 프로그램 각각을 저장하는 변환원 프로그램 저장부(10 내지 14)와, 복수의 사양 각각에 대응하는 변환 규칙을 저장하는 전용 변환 규칙 저장부(30，32)，범용 변환 규칙 저장부(40，42)와, 변환원 프로그램 저장부(10 내지 14)에 저장된 반도체 시험용 프로그램을 변환 규칙을 이용하여 변환하는 것에 의하여 전용，범용 테스트 벤치 처리부(60，70)을 생성하는 변환 처리부(20 내지 26)을 구비하고 있다.
테스트 프로그램, 반도체

8. 发明公开

KR1020080008359A 반도체 시험용 프로그램 디버그 장치 有权
标题翻译：半导体测试程序调试器件
公开(公告)号：KR1020080008359A
公开(公告)日：2008-01-23
申请号：KR1020077026562
申请日：2006-05-10
申请人： 가부시키가이샤 아드반테스트
发明人： 콘도,시게루 , 키타자와,히데카주 , 쿠마가이,토시히사
IPC分类号： G06F11/22
CPC分类号： G01R31/31705 , G01R31/318314
摘要： It is possible to provide a semiconductor test program debut device capable of reducing the unnecessary facilities when using a semiconductor test device or a semiconductor test program of different specification. The semiconductor test program debug device (300) includes a virtual device (80) for simulating operation oft he device under test, a dedicated test bench processing unit and a general-purpose test bench processing unit (60, 70) for generating a pseudo test signal and a response signal inputted/outputted between to/from the virtual device (80), conversion source program storage units (10 to 14) for storing a plurality of semiconductor test programs of different specifications, dedicated conversion rule storage units (30, 32) and general-purpose conversion rule storage unit (40, 42) for storing conversion rules corresponding to the respective specifications, and conversion processing units (20 to 26) for generating the dedicated and the general-purpose bench processing units (60, 70) by using the semiconductor test programs stored in the conversion source program storage units (10 to 14).
摘要翻译：可以提供一种能够在使用不同规格的半导体测试装置或半导体测试程序时减少不必要的设备的半导体测试程序登场装置。半导体测试程序调试设备（300）包括用于模拟被测设备的操作的虚拟设备（80），专用测试台处理单元和通用测试台处理单元（60,70），用于产生伪测试信号和在虚拟装置（80）之间输入/输出的响应信号，用于存储不同规格的多个半导体测试程序的转换源程序存储单元（10至14），专用转换规则存储单元（30,32））和用于存储对应于各个规格的转换规则的通用转换规则存储单元（40,42）以及用于产生专用和通用台式处理单元（60,70）的转换处理单元（20至26）通过使用存储在转换源程序存储单元（10至14）中的半导体测试程序。

9. 发明公开

KR1020070106692A 테스터 장치 모듈의 설치 및 구성 관리를 수행하는 방법 및시스템 无效
标题翻译：用于执行测试仪器模块的安装和配置管理的方法和系统
公开(公告)号：KR1020070106692A
公开(公告)日：2007-11-05
申请号：KR1020077014690
申请日：2005-12-08
申请人： 주식회사 아도반테스토
发明人： 프라마닉안칸 , 한라한짐 , 엘스톤마크 , 아다치토시아키 , 첸레온엘
IPC分类号： G06F9/40 , G01R31/319 , G06F11/22
CPC分类号： G06F9/44 , G01R31/3183 , G01R31/318307 , G01R31/318314 , G01R31/319 , G01R31/31907 , G01R31/31908 , G06F8/61 , G06F9/06 , G06F11/22
摘要： A method for managing multiple hardware test module versions, software components, and tester operating system (TOS) versions in a modular test system is disclosed. The method includes installing the TOS versions compatible with the modular test system in an archive and installing vendor software components corresponding to the hardware test module versions in the archive. The method further includes creating system profiles for describing vendor software components corresponding to the hardware test module versions and the TOS versions, selecting a system profile for the modular test system, where the system profile includes a set of compatible vendor software components and a selected TOS for testing a particular hardware test module version, and activating the selected TOS on the modular test system.
摘要翻译：公开了一种在模块化测试系统中管理多个硬件测试模块版本，软件组件和测试仪操作系统（TOS）版本的方法。该方法包括将与模块化测试系统兼容的TOS版本安装在归档中，并安装与存档中的硬件测试模块版本对应的供应商软件组件。该方法还包括创建用于描述对应于硬件测试模块版本和TOS版本的供应商软件组件的系统简档，为模块化测试系统选择系统简档，其中系统简档包括一组兼容供应商软件组件和选择的TOS 用于测试特定硬件测试模块版本，并激活模块化测试系统上选定的TOS。

10. 发明公开

KR1020070001832A 자동 테스트 장비에 대한 테스트를 실시하는 방법 및컴퓨터 프로그램 无效
标题翻译：使用分层测试开发树来指定设备的方法和设备及其测试设置
公开(公告)号：KR1020070001832A
公开(公告)日：2007-01-04
申请号：KR1020060058918
申请日：2006-06-28
申请人： 베리지 (싱가포르) 피티이. 엘티디.
发明人： 조우젱롱
IPC分类号： G06F11/26 , G06F9/00 , G06F11/36 , G06F3/0481
CPC分类号： G06F11/263 , G01R31/318314
摘要： A method and a computer program for performing a test for an ATE(Automatic Test Equipment) are provided to shorten marketing time of a tested device by offering reliability for the hierarchical testing environment tree. A display code displays a hierarchical testing tree to a GUI(Graphic User Interface) of an automatic testing environment(102). The hierarchical testing tree includes a node for adding device branches corresponding to a DUT(Device Under Test). A relating code automatically relates pin configuration branch and test setting branch to each device branch(104). A window display code displays the DUT and test setting of the DUT by responding to user interaction with the branches of the hierarchical testing tree(106).
摘要翻译：提供了一种用于执行ATE（自动测试设备）测试的方法和计算机程序，通过提供分层测试环境树的可靠性来缩短测试设备的营销时间。显示代码将自动测试环境（102）的GUI（图形用户界面）的分层测试树显示出来。分级测试树包括用于添加与DUT（被测设备）相对应的设备分支的节点。相关代码自动将引脚配置分支和测试设置分支关联到每个设备分支（104）。窗口显示代码通过响应用户与分层测试树（106）的分支的交互来显示DUT的DUT和测试设置。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式