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1. 发明公开

KR1020140073641A 반도체 집적회로 审中-实审
标题翻译：半导体集成电路
公开(公告)号：KR1020140073641A
公开(公告)日：2014-06-17
申请号：KR1020120138990
申请日：2012-12-03
申请人： 에스케이하이닉스 주식회사
发明人： 최돈현 , 이강열 , 유정택
IPC分类号： G11C29/04 , G11C8/10
CPC分类号： G11C29/787 , G11C8/10 , G11C29/14 , G11C2229/763
摘要： A semiconductor integrated circuit according to the present technology includes: a memory block which is formed to select one of a plurality of memory regions in response to a local address signal; a fuse block which outputs a fuse signal corresponding to the test result of the memory block as a control signal; and a decoder which generates the local address signal to select one or more preset memory regions among the memory regions regardless of an external address signal in response to the control signal.
摘要翻译：根据本技术的半导体集成电路包括：存储块，其被形成为响应于本地地址信号选择多个存储区域中的一个; 熔丝块，其输出与所述存储块的测试结果对应的熔丝信号作为控制信号; 以及解码器，其响应于控制信号而产生本地地址信号以选择存储区域中的一个或多个预设存储器区域，而不管外部地址信号。

2. 发明公开

KR1020130131996A 센스 앰프 제어 회로 및 이를 포함하는 반도체 메모리 장치 审中-实审
标题翻译：感应放大器控制电路和半导体存储器件，包括它们
公开(公告)号：KR1020130131996A
公开(公告)日：2013-12-04
申请号：KR1020120056014
申请日：2012-05-25
申请人： 에스케이하이닉스 주식회사
发明人： 최돈현
IPC分类号： G11C7/12 , G11C7/06
CPC分类号： G11C7/12 , G11C7/08 , G11C11/4091 , G11C11/4094
摘要： The present invention relates to a sense amplifier control circuit and a semiconductor memory device including the same. The sense amplifier control circuit is arranged in a bit line sense amplifier array area with a plurality of bit line sense amplifiers and supplies a precharge voltage to the bit line sense amplifiers in response to a control signal.
摘要翻译：本发明涉及一种读出放大器控制电路和包括该读出放大器的半导体存储器件。感测放大器控制电路被布置在具有多个位线读出放大器的位线读出放大器阵列区域中，并且响应于控制信号向位线读出放大器提供预充电电压。

3. 发明授权

KR100847768B1 반도체 메모리 소자의 리프레쉬 제어장치 失效
标题翻译：半导体存储器件中的刷新控制器
公开(公告)号：KR100847768B1
公开(公告)日：2008-07-23
申请号：KR1020060134264
申请日：2006-12-27
申请人： 에스케이하이닉스 주식회사
发明人： 최돈현
IPC分类号： G11C11/401 , G11C11/406 , G11C29/00 , G11C11/407
摘要： 본 발명은 반도체 메모리 소자의 워드라인 리프레쉬 테스트를 수행하는 중에 반도체 메모리 소자의 리프레쉬 제어장치에서 발생할 수 있는 오작동을 방지하는 회로에 관한 것이며, 다수의 노멀 워드라인과 리던던시 워드라인을 구비하는 뱅크와, 외부 커맨드에 응답하여 리프레쉬 신호 및 뱅크 액티브 신호를 생성하기 위한 내부 커맨드신호 생성수단과, 상기 리프레쉬 신호에 응답하여 외부 어드레스 또는 내부 카운팅 어드레스를 로우 어드레스 신호로서 출력하며, 워드라인 리프레쉬 테스트 모드 - 상기 다수의 노멀 워드라인과 리던던시 워드라인을 순차적으로 리프레쉬하는 테스트 모드임 - 에서 리던던시 워드라인 리프레쉬 개시신호를 출력하기 위한 리프레쉬 제어수단과, 상기 워드라인 리프레쉬 테스트 모드에서 지연조절 테스트 신호에 응답하여 상기 뱅크 액티브 신호를 선택적으로 지연시키기 위한 지연 제어수단, 및 상기 지연 제어수단의 출력신호 및 상기 리던던시 워드라인 리프레쉬 개시신호에 응답하여 상기 로우 어드레스 신호에 대응하는 노멀 워드라인 및 리던던시 워드라인을 구동하기 위한 워드라인 구동수단을 구비하는 반도체 메모리 소자를 제공한다.
워드라인 리프레쉬 테스트, 노멀 워드라인, 리던던시 워드라인

4. 发明授权

KR101895420B1 센스 앰프 제어 회로 및 이를 포함하는 반도체 메모리 장치 有权
公开(公告)号：KR101895420B1
公开(公告)日：2018-09-06
申请号：KR1020120056014
申请日：2012-05-25
申请人： 에스케이하이닉스 주식회사
发明人： 최돈현
IPC分类号： G11C7/12 , G11C7/06
CPC分类号： G11C7/12 , G11C7/08 , G11C11/4091 , G11C11/4094
摘要： 본기술에따른센스앰프제어회로는복수의비트라인센스앰프를포함하는비트라인센스앰프어레이영역에배치되며, 제어신호에응답하여상기복수의비트라인센스앰프에프리차지전압을공급한다.

5. 发明公开

KR1020160131792A 반도체 메모리 장치 审中-实审
标题翻译：半导体存储器
公开(公告)号：KR1020160131792A
公开(公告)日：2016-11-16
申请号：KR1020150064853
申请日：2015-05-08
申请人： 에스케이하이닉스 주식회사
发明人： 최돈현
IPC分类号： G11C29/02
CPC分类号： G11C29/18 , G11C8/08 , G11C8/10 , G11C8/14 , G11C2029/1202 , G11C2029/1802 , G11C2029/1806
摘要： 테스트가아닐경우복수개의어드레스를디코딩하여복수개의서브워드라인드라이버인에이블신호중 하나의서브워드라인드라이버인에이블신호를인에이블시키고, 테스트시상기복수개의어드레스와는무관하게상기복수개의서브워드라인드라이버인에이블신호중 특정서브워드라인드라이버인에이블신호들을인에이블시키는디코딩부; 및상기복수개의서브워드라인인에이블신호에응답하여활성화되는복수개의서브워드라인드라이버를포함하는서브워드라인드라이버그룹을포함하며, 상기테스트시상기서브워드라인드라이버그룹은활성화된서브워드라인드라이버사이에비활성화된서브워드라인드라이버가배치되도록구성된것을특징으로한다.
摘要翻译：半导体存储装置可以包括解码单元，其被配置为在解码单元以正常模式操作时，通过解码多个地址来使能多个子字线驱动器使能信号中的一个，并且使得能够在当解码单元在测试模式下操作时，多个子字线驱动器使能信号而不管多个地址。半导体存储装置可以包括被配置为包括多个子字线驱动器的子字线驱动器组，所述多个子字线驱动器被配置为响应于多个子字线驱动器使能信号来激活。配置子字线驱动器组，使得在解码单元在测试模式下操作时，未激活的子字线驱动器被布置在激活的子字线驱动器之间。

6. 发明公开

KR1020100000376A 로우 메인 신호를 생성하는 반도체 집적 회로 失效
标题翻译：用于生成主要信号的半导体集成电路
公开(公告)号：KR1020100000376A
公开(公告)日：2010-01-06
申请号：KR1020080059846
申请日：2008-06-24
申请人： 에스케이하이닉스 주식회사
发明人： 최돈현
IPC分类号： G11C11/4076 , G11C11/407
CPC分类号： G11C29/14 , G11C7/22 , G11C8/08 , G11C11/4076 , G11C11/4085 , G11C2029/1202 , G11C2207/2254 , G11C8/12 , G11C8/18
摘要： PURPOSE: A semiconductor integrated circuit for generating a row main signal is provided to reduce the loss of time by sanctioning the test mode signal without the mask revision performance. CONSTITUTION: The first and third delay unit(110-130), the first and the second selecting unit(140-150) are serially connected. The low main signal generator(100) outputs the signal passing through the delay according to the test mode signal. The furnace right main signal generator outputs the signal of the other node which does not pass through the delay. The furnace right main signal generator controls the delay time of the delayed bank active signal. The combiner(160) outputs the low main signal by mixing the bank active signal and the delayed bank active signal. The furnace right main signal generator controls the delay time of the activation timing of the low main signal.
摘要翻译：目的：提供一种用于产生行主信号的半导体集成电路，以通过对测试模式信号进行制裁来减少时间损失而无需修改掩模版本。构成：第一和第三延迟单元（110-130），第一和第二选择单元（140-150）串联连接。低主信号发生器（100）根据测试模式信号输出通过延迟的信号。炉右主信号发生器输出不通过延迟的另一节点的信号。炉右主信号发生器控制延迟存储体有效信号的延迟时间。组合器（160）通过混合存储体激活信号和延迟存储体激活信号来输出低主信号。炉右主信号发生器控制低主信号的激活定时的延迟时间。

7. 发明公开

KR1020080114369A 반도체 메모리 장치의 로우 리던던시 워드라인 체크회로 无效
标题翻译：用于检查半导体存储器装置的冗余字线的电路
公开(公告)号：KR1020080114369A
公开(公告)日：2008-12-31
申请号：KR1020070063855
申请日：2007-06-27
申请人： 에스케이하이닉스 주식회사
发明人： 최돈현
IPC分类号： G11C29/00 , G11C11/4074
CPC分类号： G11C29/025 , G11C29/12015 , G11C29/14 , G11C29/18 , G11C29/70
摘要： A circuit for checking row redundancy word line of a semiconductor memory device is provided to reduce a process cost and a process time by securing a timing margin of a precharge signal during a main word line test. A circuit for checking row redundancy word line of a semiconductor memory device comprises a precharge controller(400) and a word line check unit(500). The precharge controller generates a precharge delay signal by controlling a delay time of a precharge signal in response to a precharge test signal after receiving the precharge signal. The word line check unit outputs a main driving signal or a redundancy driving signal in response to a precharge control signal, a reset signal, and a row redundancy test signal.
摘要翻译：提供一种用于检查半导体存储器件的行冗余字线的电路，用于通过在主字线测试期间确保预充电信号的定时裕度来降低处理成本和处理时间。一种用于检查半导体存储器件的行冗余字线的电路包括预充电控制器（400）和字线检查单元（500）。预充电控制器通过在接收到预充电信号之后响应于预充电测试信号控制预充电信号的延迟时间来产生预充电延迟信号。字线检查单元响应于预充电控制信号，复位信号和行冗余测试信号输出主驱动信号或冗余驱动信号。

8. 发明授权

KR102125568B1 반도체 장치 및 그 테스트 방법 有权
公开(公告)号：KR102125568B1
公开(公告)日：2020-06-23
申请号：KR1020140018870
申请日：2014-02-19
申请人： 에스케이하이닉스 주식회사
发明人： 최돈현
IPC分类号： G11C29/00

9. 发明公开

KR1020170022655A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020170022655A
公开(公告)日：2017-03-02
申请号：KR1020150117929
申请日：2015-08-21
申请人： 에스케이하이닉스 주식회사
发明人： 김재일 , 백승근 , 최돈현
IPC分类号： G11C29/44 , G11C29/00 , G11C29/02 , G11C29/24 , G11C29/18 , G11C29/12
CPC分类号： G11C29/76 , G11C8/08 , G11C11/406 , G11C11/4085 , G11C11/4087 , G11C11/4096
摘要： 본발명은반도체장치에관한것으로, 데이터유지시간(Data Retention Time)의마진을확보할수 있도록하는기술이다. 이러한본 발명은입력된어드레스가리페어어드레스인지의여부를판단하여리페어검출신호를출력하는리페어검출부및 리프레쉬명령신호에대응하여두 개이상의워드라인을동시에활성화시키되, 리페어검출신호의활성화시두 개이상의워드라인을순차적으로활성화시키는리프레쉬제어부를포함한다.
摘要翻译：各种实施例通常涉及半导体器件和用于半导体器件的器件，更具体地，涉及与数据保留时间的裕度有关的技术。半导体器件可以包括修复检测单元，其被配置为确定输入的地址是否是修复地址并输出修复检测信号。半导体器件可以包括刷新控制单元，其被配置为响应于刷新命令信号同时激活两个或更多个字线，并且根据修复检测信号顺序激活两个或更多个字线。

10. 发明公开

KR1020150097956A 반도체 장치 및 그 테스트 방법 审中-实审
标题翻译： SEMICONDUCTOR APPARATUS AND TEST METHOD HEREOF
公开(公告)号：KR1020150097956A
公开(公告)日：2015-08-27
申请号：KR1020140018870
申请日：2014-02-19
申请人： 에스케이하이닉스 주식회사
发明人： 최돈현
IPC分类号： G11C29/00
CPC分类号： G11C8/12 , G11C8/08 , G11C29/06 , G11C29/26 , G11C2029/1202 , G11C2029/2602
摘要： 본 기술은 각각 이븐 매트 그룹과 오드 매트 그룹으로 구분되는 복수의 메모리 블록; 및 복수의 테스트 신호에 응답하여 제 1 타이밍에 상기 이븐 매트 그룹과 상기 오드 매트 그룹 중에서 어느 하나의 그룹을 활성화시키고, 제 2 타이밍에 다른 하나의 그룹을 활성화시키도록 구성되는 액티브 제어부를 포함할 수 있다.
摘要翻译：本技术包括分为偶数垫组和奇数组的多个存储块; 以及主动控制单元，其在第一定时激活偶数组或奇数组，并且响应于多个测试信号在第二定时激活另一组。

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