专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明授权

KR101095672B1 반도체 소자의 워드 라인 스페이서 형성 방법 失效
标题翻译：在半导体器件中制作字线间隔物的方法
公开(公告)号：KR101095672B1
公开(公告)日：2011-12-19
申请号：KR1020060061494
申请日：2006-06-30
申请人： 에스케이하이닉스 주식회사
发明人： 김수호 , 은용석 , 이안배 , 지연혁
IPC分类号： H01L21/336
摘要： 본 발명에 따른 반도체 소자의 워드 라인 스페이서 형성 방법은, 셀 영역 및 주변 영역으로 구분되며, 셀 영역 및 주변 영역에 워드 라인이 형성된 반도체 기판 상에 제1 스페이서용 절연막을 형성하는 단계와, 셀 영역 및 주변 영역의 제1 스페이서용 절연막 위에 비정질 실리콘막을 형성하는 단계와, 셀 영역을 노출시키는 배리어막을 이용해 셀 영역 내의 비정질 실리콘막을 제거하는 단계와, 주변 영역을 노출시키는 배리어막을 이용해 주변 영역의 비정질 실리콘막을 이방성 식각하여 주변 영역의 워드 라인 측면에 비정질 실리콘막 스페이서를 형성하는 단계와, 주변 영역의 비정질 실리콘막 스페이서를 이온 주입 장벽층으로 하여 주변 영역에 이온 주입 공정을 수행하는 단계와, 주변 영역의 비정질 실리콘막 스페이서를 제거하여 제1 스페이서용 절 연막을 노출시키는 단계와, 제1 스페이서용 절연막이 노출된 결과물 전면에 제2 스페이서용 절연막을 형성하는 단계와, 그리고 제1 및 제2 스페이서용 절연막을 이방성 식각하여 워드 라인 측면에 워드 라인 스페이서막을 형성하는 단계를 포함한다.
스페이서, 비정질 실리콘막, 워드 라인

2. 发明公开

KR1020100138468A 균일한 빔 각도를 갖도록 하는 이온주입방법 无效
标题翻译：具有均匀光束角的离子注入方法
公开(公告)号：KR1020100138468A
公开(公告)日：2010-12-31
申请号：KR1020090057013
申请日：2009-06-25
申请人： 에스케이하이닉스 주식회사
发明人： 차재춘 , 진승우 , 이안배 , 주영환
IPC分类号： H01L21/265
CPC分类号： H01L21/26586 , H01J37/3171 , H01L21/6831
摘要： PURPOSE: An ion injection method is provided to inject the ion beam with the uniform angle for all the area of a wafer by reflecting the measurement result of ion beam angle and compensating the deviation of the ion beam angel. CONSTITUTION: An electrostatic chuck is rotated so that the back of the electrostatic chuck is opposed to the ion beam(110). The ion injection is implemented for the back of the electrostatic chuck(120). The beam angle for each area of the wafer is measured using an ion beam angle measuring apparatus(130). It is determined whether the measured ion beam angle matches the reference value(140). If the angle does not match with the reference value, the ion beam angel is compensated(150).
摘要翻译：目的：提供一种离子注入方法，通过反射离子束角度的测量结果并补偿离子束角度的偏差，为晶片的所有区域均匀地注入离子束。构成：使静电卡盘的背面与离子束（110）相对旋转。对于静电卡盘（120）的背面实施离子注入。使用离子束角度测量装置（130）测量晶片每个区域的光束角度。确定所测量的离子束角度是否与参考值（140）匹配。如果角度与参考值不匹配，则离子束角度被补偿（150）。

3. 发明授权

KR100955678B1 반도체소자의 워드라인 형성방법 失效
标题翻译：在半导体器件中制作字线的方法
公开(公告)号：KR100955678B1
公开(公告)日：2010-05-06
申请号：KR1020080000379
申请日：2008-01-02
申请人： 에스케이하이닉스 주식회사
发明人： 김수호 , 은용석 , 이안배 , 서혜진
IPC分类号： H01L29/78
摘要： 본 발명의 반도체소자의 워드라인 형성방법은, 기판 위에 게이트절연막을 형성하는 단계와, 게이트절연막 위에 게이트도전막을 형성하는 단계와, 게이트도전막 위에 상호 이격되도록 희생막패턴들을 형성하는 단계와, 희생막패턴의 측벽에 제1 스페이서막을 형성하는 단계와, 제1 스페이서막 사이의 공간을 장벽금속막, 게이트 금속막 및 게이트 하드마스크막으로 채우는 단계와, 희생막패턴을 제거하여 제1 스페이서막의 내부 측면을 노출시키는 단계와, 그리고 노출된 제1 스페이서막의 내부 측면 위에 제2 스페이서막을 형성하는 단계를 포함한다.
워드라인, 스페이서막, 게이트 패터닝, 랜딩플러그컨택

4. 发明公开

KR1020090095383A 반도체 메모리장치의 제조방법 失效
标题翻译：制造半导体存储器件的方法
公开(公告)号：KR1020090095383A
公开(公告)日：2009-09-09
申请号：KR1020080020689
申请日：2008-03-05
申请人： 에스케이하이닉스 주식회사
发明人： 서혜진 , 은용석 , 김수호 , 이안배
IPC分类号： H01L21/768 , H01L21/324
CPC分类号： H01L21/76837 , H01L21/76826 , H01L21/76828 , H01L27/10885
摘要： A method for fabricating a semiconductor memory device is provided to prevent the oxidation of a bit line by performing annealing in a steam/hydrogen partial pressure region at a certain temperature after coating an SOD film of which cap-fill characteristic is excellent when forming an inter-layer insulating film so that the reliability of the device may be improved. A bit line is formed on a semiconductor substrate on which a lower structure is formed, and an SOD(Spin On Dielectric) film is formed on the result on which the bit line is formed. The SOD film is heat-treated at 600-1100 °C. The heat-treatment is progressed based on a rapid thermal processing method, and the bit line is made of metal.
摘要翻译：提供一种制造半导体存储器件的方法，用于通过在形成间隔层之后涂覆其填充特性优异的SOD膜之后在一定温度下在蒸汽/氢分压区域中进行退火来防止位线的氧化可以提高器件的可靠性。在其上形成下部结构的半导体衬底上形成位线，并且在形成位线的结果上形成SOD（旋转介质）膜。在600-1100℃下对SOD膜进行热处理。基于快速热处理方法进行热处理，并且位线由金属制成。

5. 发明公开

KR1020090043326A 반도체 소자의 캐패시터 형성방법 失效
标题翻译：在半导体中制造电容器的方法
公开(公告)号：KR1020090043326A
公开(公告)日：2009-05-06
申请号：KR1020070109118
申请日：2007-10-29
申请人： 에스케이하이닉스 주식회사
发明人： 박동수 , 장준수 , 이은아 , 이안배
IPC分类号： H01L27/108
CPC分类号： H01L28/91 , H01L21/31111 , H01L27/10855
摘要： 본 발명의 반도체 소자의 캐패시터 형성방법은, 컨택플러그가 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; 층간절연막 내에 컨택홀을 형성하는 단계; 컨택홀을 매립하는 금속성 절연막을 형성하는 단계; 금속성 절연막 위에 스토리지노드 절연막을 형성하는 단계; 스토리지노드 절연막 내에 금속성 절연막의 일부 표면을 노출시키는 1차 스토리지노드 컨택홀을 형성하는 단계; 노출된 금속성 절연막을 식각하여 1차 스토리지노드 컨택홀 및 1차 스토리지노드 컨택홀보다 내부 면적이 넓은 2차 스토리지노드 컨택홀을 포함하는 스토리지노드 컨택홀을 형성하는 단계; 스토리지노드 컨택홀 내에 스토리지노드 전극을 형성하는 단계; 및 스토리지노드 전극 위에 유전체막 및 플레이트 전극을 형성하는 단계를 포함한다.
스토리지노드 전극, 리닝 현상, 브릿지 결함

6. 发明公开

KR1020070051215A 반도체 소자의 층간절연막 형성방법 无效
标题翻译：用于制造半导体器件中的介电层的方法
公开(公告)号：KR1020070051215A
公开(公告)日：2007-05-17
申请号：KR1020050108778
申请日：2005-11-14
申请人： 에스케이하이닉스 주식회사
发明人： 조규동 , 이안배
IPC分类号： H01L21/3205
CPC分类号： H01L21/76837 , H01L21/02263 , H01L27/10885
摘要： 본 발명의 반도체 소자의 층간절연막 형성방법은, 반도체 기판 상에 비트라인 스택을 형성하는 단계; 및 비트라인 스택 상에 트리메틸알루미늄과 트리스(t-알콕시)실라놀을 공급하여 비트라인 스택을 매립하도록 층간절연막을 형성하는 단계를 포함한다.
급속기상증착, 층간절연막, 스페이서

7. 发明公开

KR1020060038241A 반도체 소자 제조 방법 无效
公开(公告)号：KR1020060038241A
公开(公告)日：2006-05-03
申请号：KR1020040087463
申请日：2004-10-29
申请人： 에스케이하이닉스 주식회사
发明人： 이안배 , 김형균 , 은용석
IPC分类号： H01L21/336
CPC分类号： H01L21/02233 , H01L21/02252
摘要： 본 발명은 리세스 게이트 형성시 트렌치의 측면과 실질적으로 동일한 두께의 게이트절연막을 형성하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치의 측벽과 밑면에서 동일한 산화속도 조건으로 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 게이트전극을 형성하는 단계를 포함한다.

리세스 게이트, 라디컬 산화, 플라즈마 산화

8. 发明公开

KR1020150105858A 트랜지스터, 트랜지스터의 제조 방법 및 트랜지스터를 포함하는 전자장치 审中-实审
标题翻译：晶体管，其制造方法和包括其的电子器件
公开(公告)号：KR1020150105858A
公开(公告)日：2015-09-18
申请号：KR1020140027940
申请日：2014-03-10
申请人： 에스케이하이닉스 주식회사
发明人： 차재춘 , 진승우 , 이안배 , 장일식
IPC分类号： H01L21/265 , H01L21/336
CPC分类号： H01L21/26593 , H01L21/26513 , H01L21/2658 , H01L21/823807 , H01L21/823814 , H01L29/0847 , H01L29/1033 , H01L29/167 , H01L29/665 , H01L29/66522 , H01L29/66568 , H01L29/6659 , H01L29/7833
摘要： 본 기술은 숏채널효과를 억제하는 동시에 온커런트를 개선할 수 있는 트랜지스터 및 그 제조 방법을 제공하기 위한 것으로, 본 기술에 따른 트랜지스터 제조 방법은 기판 상에 게이트구조를 형성하는 단계; 상기 게이트구조를 마스크로 이용하여 제1도전형의 소스/드레인 확장 영역을 형성하기 위해 상기 기판으로 냉온에서 제1화학종을 임플란트하는 단계; 상기 소스/드레인 확장영역과 반대되는 제2도전형의 할로 영역을 형성하기 위해 고온에서 제2화학종을 임플란트하는 단계; 및 상기 소스/드레인 확장 영역보다 깊은 깊이를 갖는 제1도전형의 소스/드레인영역을 형성하기 위해 제3화학종을 임플란트하는 단계를 포함할 수 있다.
摘要翻译：本技术提供了一种晶体管及其制造方法，能够在抑制短路效应的同时，改善导通电流。根据该技术，该方法包括在基板上形成栅极结构的步骤; 为了通过使用栅极结构作为掩模形成第一导电源极/漏极扩展区域，在冷的温度下将化学物质注入衬底中的步骤; 在热温度下植入第二化学物质以形成与源/漏扩展区相反的第二导电中空区的步骤; 以及植入第二化学物质以便形成比源极/漏极扩展区域更深的导电源极/漏极区域的步骤。

9. 发明公开

KR1020120092948A 반도체 소자의 듀얼 폴리게이트 형성방법 无效
标题翻译：在半导体器件中制备双聚合物的方法
公开(公告)号：KR1020120092948A
公开(公告)日：2012-08-22
申请号：KR1020110012893
申请日：2011-02-14
申请人： 에스케이하이닉스 주식회사
发明人： 차재춘 , 진승우 , 이안배 , 주영환 , 장일식
IPC分类号： H01L21/8238 , H01L21/336 , H01L29/78
CPC分类号： H01L21/823842 , H01L21/823821 , H01L27/0924
摘要： PURPOSE: A dual-poly gate formation method of a semiconductor device is provided to reduce electrical deterioration due to lattice defects induced within a silicon lattice using silicon which is same material with the silicon within a poly-silicon layer. CONSTITUTION: A gate insulating layer and a poly-silicon layer(110) are formed on a semiconductor substrate(100) having a first area(A) and a second area(B). The poly-silicon layer of the second area is exposed. A first ion injection process which makes the poly-silicon layer of the second area amorphous is executed. A second ion injection process which dopes impurities of second conductive type on the poly-silicon layer of the second area is executed. Impurities of the first area and the second area are activated by heat-treating the semiconductor substrate.
摘要翻译：目的：提供一种半导体器件的双重多晶硅栅极形成方法，以减少由于在多晶硅层内的与硅相同的硅的硅中晶格缺陷引起的电气劣化。构成：在具有第一区域（A）和第二区域（B）的半导体衬底（100）上形成栅极绝缘层和多晶硅层（110）。暴露第二区域的多晶硅层。执行使第二区域的多晶硅层为无定形的第一离子注入工艺。执行在第二区域的多晶硅层上掺杂第二导电类型的杂质的第二离子注入工艺。通过对半导体衬底进行热处理来激活第一区域和第二区域的杂质。

10. 发明公开

KR1020100085598A 반도체소자의 게이트 형성 방법 및 이를 이용한 듀얼 폴리 게이트 형성 방법 失效
标题翻译：用于在半导体中制造门的方法和用于制造双聚合物的方法
公开(公告)号：KR1020100085598A
公开(公告)日：2010-07-29
申请号：KR1020090004984
申请日：2009-01-21
申请人： 에스케이하이닉스 주식회사
发明人： 김수호 , 김창석 , 이안배 , 진준배
IPC分类号： H01L21/336 , H01L21/324
CPC分类号： H01L21/823842 , H01L21/28035 , H01L21/324
摘要： PURPOSE: A method for fabricating gate in semiconductor and method for fabricating dual poly gate the same are provided to suppress a out-diffusion of a impurity ion contained in a gate conductive film with a doped P-type impurity. CONSTITUTION: A gate insulating layer(220) is formed on a substrate(200). A first polysilicon layer(231) is formed by doping first conductive impurity on a first gate. A thermal process supplies a silicon gas and a first conducive source gas to a first polysilicon film to activate conducive impurity. A second ploysilicon(232) is formed on a first polysilicon film with a silicon source gas and a first conductive source gas to have oxygen.
摘要翻译：目的：提供一种用于制造半导体栅极的方法及其制造双重多晶硅栅极的方法，以抑制掺杂P型杂质的栅极导电膜中包含的杂质离子的扩散。构成：在基板（200）上形成栅极绝缘层（220）。通过在第一栅极上掺杂第一导电杂质形成第一多晶硅层（231）。热处理将硅气体和第一导电源气体提供给第一多晶硅膜以激活导致的杂质。在具有硅源气体和第一导电源气体的第一多晶硅膜上形成第二个硅（232）以具有氧。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式