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1. 发明授权

KR101950349B1 보이드 프리 폴리실리콘 갭필 방법 및 그를 이용한 반도체장치 제조 방법 有权
公开(公告)号：KR101950349B1
公开(公告)日：2019-02-20
申请号：KR1020120153822
申请日：2012-12-26
申请人： 에스케이하이닉스 주식회사
发明人： 김형균
IPC分类号： H01L21/8242 , H01L27/108

2. 发明授权

KR101096033B1 반도체 소자의 제조방법 失效
公开(公告)号：KR101096033B1
公开(公告)日：2011-12-19
申请号：KR1020090057524
申请日：2009-06-26
申请人： 에스케이하이닉스 주식회사
发明人： 김형균 , 정용수
IPC分类号： H01L21/336 , H01L21/8242
CPC分类号： H01L27/10894 , H01L27/10888
摘要： 반도체 소자의 제조방법 개시되어 있다. 개시된 반도체 소자의 제조방법은 기판의 셀 영역 및 주변 영역 상에 층간절연막을 형성하고 상기 층간절연막에 상기 셀 영역의 기판 일부분을 노출하는 비트라인 콘택홀을 형성하는 단계와, 상기 셀 영역 및 주변 영역 상에 제 1 폴리실리콘막을 형성하여 상기 비트라인 콘택홀을 매립하는 단계와, 상기 셀 영역 및 주변 영역 상에 상기 제 1 폴리실리콘막보다 느린 산화 속도를 갖는 제 2 폴리실리콘막을 형성하는 단계와, 상기 주변 영역에 형성된 상기 제 2 폴리실리콘막과 제 1 폴리실리콘막 및 층간절연막을 제거하는 단계와, 상기 셀 영역의 제 2 폴리실리콘막 및 상기 주변 영역의 상기 기판 표면을 산화시키어 상기 셀 영역에 산화막을 형성하고 상기 주변 영역에 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 비트라인 콘택용 폴리실리콘막 상에 성장되는 산화막의 두께를 줄이어 비트라인 콘택용 폴리실리콘막 상부의 두꺼운 산화막으로 인해 유발되는 후속 공정에서의 문제점을 해결할 수 있다.

3. 发明公开

KR1020090096180A 반도체 소자의 제조방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020090096180A
公开(公告)日：2009-09-10
申请号：KR1020080021595
申请日：2008-03-07
申请人： 에스케이하이닉스 주식회사
发明人： 김형균 , 조규동
IPC分类号： H01L21/76
摘要： A method of manufacturing a semiconductor device is provided to remove a particle made of a nitride by forming an oxide film by performing a radical oxide process and removing a sacrificial oxide. In a method of manufacturing a semiconductor device, a target layer is etched and a hole is formed. A nitride film(232) is formed along the surface of the hole, and an HDP(High Density Plasma) insulating layer(234) is buried within the hole in which the nitride film is formed. The particle made of a nitride generated on the surface of the etch target layer is oxidized in burying the HDP insulating layer. The sacrificial oxide(261) is formed at the upper part of the etch target layer, and the particle and the sacrificial oxide film made of nitride are removed.
摘要翻译：提供一种制造半导体器件的方法，通过进行自由基氧化物处理并去除牺牲氧化物，通过形成氧化膜来除去由氮化物制成的微粒。在制造半导体器件的方法中，蚀刻靶层并形成孔。沿着孔的表面形成氮化物膜（232），并且在形成氮化物膜的孔内埋设HDP（高密度等离子体）绝缘层234。在蚀刻目标层的表面上产生的由氮化物制成的颗粒在埋入HDP绝缘层时被氧化。牺牲氧化物（261）形成在蚀刻目标层的上部，并且去除由氮化物制成的颗粒和牺牲氧化膜。

4. 发明公开

KR1020090011961A 반도체 소자의 게이트 형성방법 无效
标题翻译：用于形成半导体器件栅极的方法
公开(公告)号：KR1020090011961A
公开(公告)日：2009-02-02
申请号：KR1020070076033
申请日：2007-07-27
申请人： 에스케이하이닉스 주식회사
发明人： 이훈 , 김형환 , 정종구 , 주영환 , 김형균 , 김현정 , 박성민 , 조규동
IPC分类号： H01L21/336 , H01L21/324
CPC分类号： H01L21/28044 , H01L21/324 , H01L21/76897 , H01L21/823437
摘要： A method for forming a gate of the semiconductor device is provided to prevent the fail during the SAC(Self Alignment Contact) by preventing the collapse of gate. A gate insulating layer, a gate conductive layer and a gate hard mask layer are successively formed on a semiconductor substrate. The spike RTA(Rapid Thermal Annealing) process is performed to the semiconductor substrate. The gate insulating layer, the gate conductive layer, and the gate hard mask layer are transformed through the coefficient of thermal expansion by the spike RTA. The gate is formed by etching the gate hard mask layer, the gate conductive layer and the gate insulating layer.
摘要翻译：提供一种用于形成半导体器件的栅极的方法，以通过防止栅极的崩溃来防止SAC（自对准接触）期间的故障。在半导体衬底上依次形成栅极绝缘层，栅极导电层和栅极硬掩模层。对半导体衬底执行尖峰RTA（快速热退火）工艺。栅极绝缘层，栅极导电层和栅极硬掩模层通过尖峰RTA的热膨胀系数转化。栅极通过蚀刻栅极硬掩模层，栅极导电层和栅极绝缘层形成。

5. 发明公开

KR1020080114042A 반도체 소자의 소자분리막 형성방법 无效
标题翻译：形成半导体器件隔离层的方法
公开(公告)号：KR1020080114042A
公开(公告)日：2008-12-31
申请号：KR1020070063202
申请日：2007-06-26
申请人： 에스케이하이닉스 주식회사
发明人： 김재수 , 박철환 , 김형균 , 조호진
IPC分类号： H01L21/76
CPC分类号： H01L21/76224
摘要： The method of forming the device isolating film in the semiconductor device is provided to compensate for the loss of the generated linear nitride film in the deposition of the insulating layer by performing the N2 plasma processing after depositing the insulating layer for the element isolation. The method of forming the device isolating film in the semiconductor device comprises as follows. A step is for burying the insulating layer(212) within the trench (T) having the linear nitride film(210) through the HDP (High Density Plasma) method. A step is for performing the N2 plasma process on the semiconductor substrate(200) in which the insulating layer is buried to compensate for the loss of the linear nitride film at the top end portion of the trench generated when the insulating layer is buried.
摘要翻译：提供了在半导体器件中形成器件隔离膜的方法，以在沉积用于元件隔离的绝缘层之后通过执行N 2等离子体处理来补偿在沉积绝缘层时所产生的线性氮化物膜的损失。在半导体器件中形成器件隔离膜的方法包括如下。步骤是通过HDP（高密度等离子体）方法将绝缘层（212）埋入具有线状氮化物膜（210）的沟槽（T）内。步骤是在掩埋有绝缘层的半导体衬底（200）上进行N 2等离子体处理，以补偿在绝缘层被埋入时产生的沟槽的顶端部分处的线状氮化物膜的损失。

6. 发明公开

KR1020080074647A 리세스 게이트를 갖는 반도체 소자의 제조방법 无效
标题翻译：制造具有阻挡门的半导体器件的方法
公开(公告)号：KR1020080074647A
公开(公告)日：2008-08-13
申请号：KR1020070014040
申请日：2007-02-09
申请人： 에스케이하이닉스 주식회사
发明人： 김형균 , 박철환 , 조규동
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/66621 , H01L21/265 , H01L29/4236 , H01L29/4925
摘要： A method for manufacturing a semiconductor device having a recess gate is provided to restrain the movement of a void by implanting an atom greater than a silicon atom into a poly silicon layer. A groove is formed on a semiconductor substrate(200). A gate dielectric is formed on the semiconductor substrate including the groove surface. A poly silicon layer(206) is formed on the gate dielectric to gap-fill the groove. A metal-based layer(214) and a hard mask layer(216) are formed on the poly silicon layer in turn. The hard mask layer, the metal based layer, the poly silicon layer, and the gate dielectric are etched to form a gate(218). The poly silicon layer is formed by implanting impurity atom greater than a silicon atom therein to restrain a void movement. The impurity atom is one of tungsten, titanium, tantalum, and cobalt. The poly silicon layer is formed at temperature of 450 to 650 °C and under pressure of 1 to 100 Torr by using one of SiH4 and Si2H6 as a source gas.
摘要翻译：提供一种具有凹槽的半导体器件的制造方法，用于通过将大于硅原子的原子注入多晶硅层来抑制空隙的移动。在半导体衬底（200）上形成沟槽。在包括沟槽表面的半导体衬底上形成栅极电介质。在栅极电介质上形成多晶硅层（206）以间隙填充沟槽。依次在多晶硅层上形成金属基层（214）和硬掩模层（216）。蚀刻硬掩模层，金属基层，多晶硅层和栅极电介质以形成栅极（218）。通过在其中注入大于硅原子的杂质原子来形成多晶硅层以抑制空隙移动。杂质原子是钨，钛，钽和钴之一。通过使用SiH 4和Si 2 H 6中的一种作为源气体，在450〜650℃的温度和1〜100Torr的压力下形成多晶硅层。

7. 发明公开

KR1020060115801A 반도체 장치의 소자분리영역 형성 방법 및 이에 의한반도체 장치 失效
标题翻译：形成半导体器件隔离区的方法及其半导体器件
公开(公告)号：KR1020060115801A
公开(公告)日：2006-11-10
申请号：KR1020050038110
申请日：2005-05-06
申请人： 에스케이하이닉스 주식회사
发明人： 은용석 , 김형균 , 지연혁 , 김재수
IPC分类号： H01L21/76
摘要： A method for forming an isolation region of a semiconductor device and the semiconductor device thereby are provided to restrain the generation of defects such as voids or moats without the degradation of the isolation region. A mask pattern is formed on a semiconductor substrate(200). First and second trenches(231,232) are formed on the resultant structure by etching selectively the substrate using the mask pattern as an etch mask. The first and the second trench are filled with a nitride layer. A nitride pattern(240') is formed by etching selectively the nitride layer. A third trench(233) is formed between the first and the second trenche by etching the substrate using the nitride pattern as an etch mask. An oxidation is performed on the resultant structure to fill a predetermined portion between the first and the second trenches with oxide. Then, the nitride pattern is removed therefrom.
摘要翻译：提供了形成半导体器件和半导体器件的隔离区域的方法，从而抑制诸如空隙或护城河之类的缺陷的产生而不会使隔离区域劣化。在半导体衬底（200）上形成掩模图案。通过使用掩模图案作为蚀刻掩模来选择性地蚀刻衬底，在所得结构上形成第一和第二沟槽（231,232）。第一和第二沟槽被填充有氮化物层。通过选择性地蚀刻氮化物层形成氮化物图案（240'）。通过使用氮化物图案作为蚀刻掩模蚀刻衬底，在第一和第二沟槽之间形成第三沟槽（233）。在所得结构上进行氧化，以氧化物填充第一和第二沟槽之间的预定部分。然后，从其中去除氮化物图案。

8. 发明公开

KR1020060038241A 반도체 소자 제조 방법 无效
公开(公告)号：KR1020060038241A
公开(公告)日：2006-05-03
申请号：KR1020040087463
申请日：2004-10-29
申请人： 에스케이하이닉스 주식회사
发明人： 이안배 , 김형균 , 은용석
IPC分类号： H01L21/336
CPC分类号： H01L21/02233 , H01L21/02252
摘要： 본 발명은 리세스 게이트 형성시 트렌치의 측면과 실질적으로 동일한 두께의 게이트절연막을 형성하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치의 측벽과 밑면에서 동일한 산화속도 조건으로 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 게이트전극을 형성하는 단계를 포함한다.

리세스 게이트, 라디컬 산화, 플라즈마 산화

9. 发明授权

KR100525102B1 반도체소자의 실리콘질화막 증착방법 失效
标题翻译：半导体器件的氮化硅膜沉积方法
公开(公告)号：KR100525102B1
公开(公告)日：2005-11-01
申请号：KR1020030085794
申请日：2003-11-28
申请人： 에스케이하이닉스 주식회사
发明人： 김형균 , 정승훈 , 은용석
IPC分类号： H01L21/205
CPC分类号： H01L21/02271 , C23C16/345 , H01L21/0217 , H01L21/3185
摘要： 본 발명은 반도체소자의 실리콘 질화막 증착방법에 관해 개시한 것으로서, Al계열의 화합물을 촉매를 이용하여 DCS와 NH3를 반응시켜 실리콘 질화막(SixNy)을 증착한다.
따라서, 본 발명은 Al계열의 화합물을 촉매를 이용하여 DCS와 NH3를 반응시키는 방법을 적용시켜 실리콘 질화막을 증착함으로써, 상기 Al 촉매에 의해 DCS의 분해가 더욱 촉진되므로 실리콘 질화막의 증착 속도가 빨라지며, 이로써, 양산성 측면에서 우수해진다. 또한, 500∼800℃ 정도의 낮은 온도, 즉 디바이스 특성을 열화시키지 않는 온도 범위 하에서도 DCS를 이용한 실리콘 질화막 증착 공정을 진행 할 수 있다.

10. 发明公开

KR1020050089909A 반도체 소자의 형성방법 无效
公开(公告)号：KR1020050089909A
公开(公告)日：2005-09-09
申请号：KR1020040015270
申请日：2004-03-06
申请人： 에스케이하이닉스 주식회사
发明人： 은용석 , 김수호 , 김형균 , 김재수
IPC分类号： H01L21/76
摘要： 본 발명은 반도체 소자의 형성방법에 관한 것으로, 반도체 기판 상부에 활성영역이 정의된 소자분리막을 질화막으로 형성하고 상기 활성영역을 실리콘층으로 매립하여, 스트레스에 의한 누설전류와 모트를 방지하고 소자분리막 내부의 보이드의 발생을 억제하여 반도체 소자의 신뢰성을 확보할 수 있는 기술이다.

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