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1. 发明授权

KR101094983B1 상변화 소자의 제조방법 失效
标题翻译：相变存储器件的制造方法
公开(公告)号：KR101094983B1
公开(公告)日：2011-12-20
申请号：KR1020100018021
申请日：2010-02-26
申请人： 에스케이하이닉스 주식회사
发明人： 채수진 , 서혜진 , 이헌주
IPC分类号： H01L27/115 , H01L21/8247 , H01L27/10
摘要： 상변화 메모리 소자의 제조방법을 개시한다. 개시된 상변화 메모리 소자의 제조방법은, 복수의 가열 전극이 형성된 반도체 기판을 제공하는 단계, 상기 복수의 가열 전극 상부 각각에 상변화 패턴을 형성하는 단계, 상기 상변화 패턴 상부에 상부 전극을 형성하는 단계, 상기 상변화 패턴을 플라즈마 질소 처리하는 단계, 및 상기 반도체 기판 결과물에 인캡슐레이션막을 피복하는 단계를 포함한다.

2. 发明公开

KR1020110044409A 반도체 소자 제조 방법 无效
标题翻译：半导体器件的制造方法
公开(公告)号：KR1020110044409A
公开(公告)日：2011-04-29
申请号：KR1020090101054
申请日：2009-10-23
申请人： 에스케이하이닉스 주식회사
发明人： 이민용 , 서혜진
IPC分类号： H01L21/266
CPC分类号： H01L21/823807 , H01L21/265
摘要： PURPOSE: A method for manufacturing a semiconductor device is provided to dope both an N type ion and a P type ion to drastically reduce TAT(Turn Around Time), thereby increasing the productivity of devices. CONSTITUTION: A semiconductor substrate(101) which is divided into a PMOS area and an NMOS area by a device separating film(103). A CMOS transistor(105) is formed on a designated area of the semiconductor substrate. A first ion doping process is performed on the entire structure of the semiconductor substrate. A mask(109) is formed on a transistor area which includes the same type of the polarity of an ion used for a first ion doping process. A second ion doping process is performed on the entire structure in which the mask is formed.
摘要翻译：目的：提供一种用于制造半导体器件的方法以掺杂N型离子和P型离子，以大大减少TAT（转向时间），从而提高器件的生产率。构成：通过器件分离膜（103）将半导体衬底（101）分成PMOS区域和NMOS区域。 CMOS晶体管（105）形成在半导体衬底的指定区域上。对半导体衬底的整个结构执行第一离子掺杂工艺。掩模（109）形成在包括用于第一离子掺杂工艺的离子的极性相同类型的晶体管区域上。对其中形成掩模的整个结构进行第二离子掺杂工艺。

3. 发明公开

KR1020110035770A 상변화 메모리 소자 및 그 제조 방법 有权
标题翻译：相变存储器件及其制造方法
公开(公告)号：KR1020110035770A
公开(公告)日：2011-04-06
申请号：KR1020090093603
申请日：2009-09-30
申请人： 에스케이하이닉스 주식회사
发明人： 이금범 , 채수진 , 서혜진
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/2409 , H01L45/06 , H01L45/1233 , H01L45/126 , H01L45/144 , H01L45/16 , H01L45/1691
摘要： PURPOSE: A phase shift memory device and a manufacturing method thereof are provided to improve the cooling speed of the phase shift material by emitting the heat in high speed through porosity spacer by forming the spacer on the lower electrode contact hole side wall using the porous insulation material. CONSTITUTION: A first interlayer insulating film(303) is formed on a semiconductor substrate(301). A switching element(305) is formed through the ion injection process after patterning the first inter-layer insulation layer. A metal silicide layer(307) is formed on the upper part of the switching element. A second inter-layer insulation layer(309) is formed on the overall structure.
摘要翻译：目的：提供一种相移存储器件及其制造方法，通过使用多孔绝缘体在下电极接触孔侧壁上形成间隔物，通过孔隙间隔物高速发射热量来提高相移材料的冷却速度材料。构成：在半导体衬底（301）上形成第一层间绝缘膜（303）。在图案化第一层间绝缘层之后，通过离子注入工艺形成开关元件（305）。金属硅化物层（307）形成在开关元件的上部。在整个结构上形成第二层间绝缘层（309）。

4. 发明授权

KR100955678B1 반도체소자의 워드라인 형성방법 失效
标题翻译：在半导体器件中制作字线的方法
公开(公告)号：KR100955678B1
公开(公告)日：2010-05-06
申请号：KR1020080000379
申请日：2008-01-02
申请人： 에스케이하이닉스 주식회사
发明人： 김수호 , 은용석 , 이안배 , 서혜진
IPC分类号： H01L29/78
摘要： 본 발명의 반도체소자의 워드라인 형성방법은, 기판 위에 게이트절연막을 형성하는 단계와, 게이트절연막 위에 게이트도전막을 형성하는 단계와, 게이트도전막 위에 상호 이격되도록 희생막패턴들을 형성하는 단계와, 희생막패턴의 측벽에 제1 스페이서막을 형성하는 단계와, 제1 스페이서막 사이의 공간을 장벽금속막, 게이트 금속막 및 게이트 하드마스크막으로 채우는 단계와, 희생막패턴을 제거하여 제1 스페이서막의 내부 측면을 노출시키는 단계와, 그리고 노출된 제1 스페이서막의 내부 측면 위에 제2 스페이서막을 형성하는 단계를 포함한다.
워드라인, 스페이서막, 게이트 패터닝, 랜딩플러그컨택

5. 发明公开

KR1020090095383A 반도체 메모리장치의 제조방법 失效
标题翻译：制造半导体存储器件的方法
公开(公告)号：KR1020090095383A
公开(公告)日：2009-09-09
申请号：KR1020080020689
申请日：2008-03-05
申请人： 에스케이하이닉스 주식회사
发明人： 서혜진 , 은용석 , 김수호 , 이안배
IPC分类号： H01L21/768 , H01L21/324
CPC分类号： H01L21/76837 , H01L21/76826 , H01L21/76828 , H01L27/10885
摘要： A method for fabricating a semiconductor memory device is provided to prevent the oxidation of a bit line by performing annealing in a steam/hydrogen partial pressure region at a certain temperature after coating an SOD film of which cap-fill characteristic is excellent when forming an inter-layer insulating film so that the reliability of the device may be improved. A bit line is formed on a semiconductor substrate on which a lower structure is formed, and an SOD(Spin On Dielectric) film is formed on the result on which the bit line is formed. The SOD film is heat-treated at 600-1100 °C. The heat-treatment is progressed based on a rapid thermal processing method, and the bit line is made of metal.
摘要翻译：提供一种制造半导体存储器件的方法，用于通过在形成间隔层之后涂覆其填充特性优异的SOD膜之后在一定温度下在蒸汽/氢分压区域中进行退火来防止位线的氧化可以提高器件的可靠性。在其上形成下部结构的半导体衬底上形成位线，并且在形成位线的结果上形成SOD（旋转介质）膜。在600-1100℃下对SOD膜进行热处理。基于快速热处理方法进行热处理，并且位线由金属制成。

6. 发明公开

KR1020080017997A 불균일이온주입을 이용한 반도체소자의 게이트 형성방법 失效
标题翻译：使用部分植入形成半导体器件的钨硅栅的方法
公开(公告)号：KR1020080017997A
公开(公告)日：2008-02-27
申请号：KR1020060079991
申请日：2006-08-23
申请人： 에스케이하이닉스 주식회사
发明人： 서혜진 , 김재수 , 이민용
IPC分类号： H01L21/265 , H01L21/425 , H01L21/336 , H01L29/78
CPC分类号： H01L21/823462 , H01L21/265 , H01L29/42364
摘要： A method of forming a tungsten silicide gate in a semiconductor substrate is provided to overcome the distribution of F ion concentration by locally adjusting a dose of F using partial ion implantation. Distribution of a capacitance equivalent thickness of a gate oxide layer formed on a semiconductor wafer is obtained. A wafer is divided into at least two regions(11a,11b) according to the distribution of the capacitance equivalent thickness of the gate oxide layer. The divided regions of the wafer are implanted with impurity ion of different dose by using a wide ion beam(202) composed of plural wide ion beams(202a,202b) which are overlapped over each other in any region, thereby compensating for the distribution of the capacitance equivalent thickness of the gate oxide layer.
摘要翻译：提供了在半导体衬底中形成硅化钨栅极的方法，以通过使用部分离子注入局部调节F的剂量来克服F离子浓度的分布。得到形成在半导体晶片上的栅氧化层的电容当量厚度的分布。根据栅极氧化物层的电容当量厚度的分布，将晶片分成至少两个区域（11a，11b）。通过使用由多个宽离子束（202a，202b）构成的宽离子束（202a，202b）在任何区域彼此重叠而形成不同剂量的杂质离子注入晶片的分割区域，由此补偿栅氧化层的电容当量厚度。

7. 发明公开

KR1020080002609A 반도체소자의 듀얼 게이트 형성방법 失效
标题翻译：用于形成具有双门的半导体器件的栅极的方法
公开(公告)号：KR1020080002609A
公开(公告)日：2008-01-04
申请号：KR1020060061512
申请日：2006-06-30
申请人： 에스케이하이닉스 주식회사
发明人： 서혜진 , 김재수
IPC分类号： H01L21/336
CPC分类号： H01L21/28247 , H01L21/28061 , H01L21/823437 , H01L21/82345 , H01L21/823828 , H01L21/823842
摘要： A method for forming a dual gate in a semiconductor device is provided to avoid diffusion and segregation of impurities implanted into a polysilicon layer by performing a low temperature process instead of a thermal oxide process for compensating for damage after a gate patterning process. A polysilicon layer(34) is formed on a gate insulation layer(32) formed on a semiconductor substrate(30). Impurity ions of a predetermined conductivity type are implanted into the polysilicon layer to dope the polysilicon layer. A metal electrode layer(36) is formed on the polysilicon layer. A mask layer(38) is formed on the metal electrode layer. The metal electrode layer and the polysilicon layer are patterned to form a gate pattern by using the mask layer as an etch mask. The lateral surface of the gate pattern is nitridized by using plasma.
摘要翻译：提供了一种用于在半导体器件中形成双栅极的方法，以避免通过执行低温工艺而不是用于补偿栅极图案化工艺之后的损伤的热氧化工艺来注入到多晶硅层中的杂质的扩散和偏析。在形成在半导体衬底（30）上的栅极绝缘层（32）上形成多晶硅层（34）。将预定导电类型的杂质离子注入多晶硅层以掺杂多晶硅层。金属电极层（36）形成在多晶硅层上。掩模层（38）形成在金属电极层上。通过使用掩模层作为蚀刻掩模，将金属电极层和多晶硅层图案化以形成栅极图案。通过使用等离子体将栅极图案的侧表面氮化。

8. 发明公开

KR1020080002602A 듀얼 게이트를 구비하는 반도체 소자의 게이트 형성방법 无效
标题翻译：用于形成具有双门的半导体器件的栅极的方法
公开(公告)号：KR1020080002602A
公开(公告)日：2008-01-04
申请号：KR1020060061504
申请日：2006-06-30
申请人： 에스케이하이닉스 주식회사
发明人： 지연혁 , 서혜진
IPC分类号： H01L21/336
CPC分类号： H01L21/28035 , H01L21/02068 , H01L21/26506 , H01L21/823828
摘要： A method for forming a gate in a semiconductor device including a dual gate is provided to avoid generation of a pin hole by properly adjusting a process condition in an initial step for forming a metal electrode layer and by removing a native oxide layer formed on the surface of a polysilicon layer. A gate insulation layer(22) and a polysilicon layer(24) are formed on an NMOS region and a PMOS region in a semiconductor substrate(20). N-type or P-type impurity ions are implanted into the polysilicon layer in the NMOS and PMOS regions. A native oxide layer formed on the polysilicon layer is removed by using NF3 gas. The semiconductor substrate can be exposed to SiH4 gas wherein a silicon layer(26) having a thickness of 50-100 Å can be grown on the polysilicon layer. A metal electrode layer(28) is formed on the polysilicon layer. The metal electrode layer and the polysilicon layer are patterned.
摘要翻译：提供一种用于在包括双栅极的半导体器件中形成栅极的方法，以避免在用于形成金属电极层的初始步骤中适当地调整工艺条件并且通过去除形成在表面上的自然氧化物层来产生针孔的多晶硅层。在半导体衬底（20）中的NMOS区域和PMOS区域上形成栅极绝缘层（22）和多晶硅层（24）。 N型或P型杂质离子注入到NMOS和PMOS区域中的多晶硅层中。通过使用NF 3气体去除在多晶硅层上形成的自然氧化物层。可以将半导体衬底暴露于SiH 4气体，其中可以在多晶硅层上生长厚度为50埃的硅层（26）。金属电极层（28）形成在多晶硅层上。图案化金属电极层和多晶硅层。

9. 发明公开

KR1020070044931A 자기정렬된 측벽산화를 이용한 반도체소자의 트랜치소자분리막 형성방법 无效
标题翻译：使用自对准侧氧化物在半导体器件中制备光束隔离层的方法
公开(公告)号：KR1020070044931A
公开(公告)日：2007-05-02
申请号：KR1020050101259
申请日：2005-10-26
申请人： 에스케이하이닉스 주식회사
发明人： 김수호 , 서혜진
IPC分类号： H01L21/76
CPC分类号： H01L21/76224
摘要： 본 발명의 반도체소자의 트랜치 소자분리막 형성방법은, 반도체기판 위에 반도체기판의 소자분리영역을 노출시키는 하드마스크막패턴을 형성하는 단계와, 하드마스크막패턴을 식각마스크로 한 식각으로 소자분리영역을 일정깊이로 제거하여 트랜치를 형성하는 단계와, 트랜치가 형성된 결과물에 측벽산화막 및 라이너질화막을 순차적으로 적층하는 단계와, 매립절연막으로 트랜치를 매립한 후 하드마스크막패턴의 표면이 노출되도록 평탄화를 수행하여 트랜치 소자분리막을 형성하되, 평탄화에 의해 하드마스크막패턴도 일정 두께만큼 제거되도록 하는 단계와, 세정공정을 수행하여 트랜치 상부 측벽의 측벽산화막의 일부를 노출시키는 단계와, 측벽산화막의 노출부분에 대한 산화공정을 수행하여 측벽산화막의 상부 두께를 증가시키는 단계를 포 함한다.
트랜치 소자분리막, HEIP 현상, 자기정렬된 측벽산화

10. 发明授权

KR100675897B1 반도체 소자의 트랜지스터 형성 방법 失效
标题翻译： 반도체소자의트랜터스터형성방법
公开(公告)号：KR100675897B1
公开(公告)日：2007-02-02
申请号：KR1020050092374
申请日：2005-09-30
申请人： 에스케이하이닉스 주식회사
发明人： 김재수 , 서혜진
IPC分类号： H01L21/336
摘要： A method for forming a transistor of a semiconductor device is provided to enhance uniformly electrical properties of the transistor and to operate stably the semiconductor device. A plurality of gate stacks(110) are formed on a semiconductor substrate(100). A spacer oxide layer is formed on the resultant structure including the plurality of gate stacks. The spacer oxide layer is formed by supplying alternately a trimethyl aluminium and a tert-alkoxy silanol onto the semiconductor substrate. At this time, the trimethyl aluminium and the tert-alkoxy silanol are in gas states. The spacer oxide layer forming process is performed in a predetermined temperature range of 225 to 250 ‹C.
摘要翻译：提供一种用于形成半导体器件的晶体管的方法，以提高晶体管的均匀电特性并稳定地操作半导体器件。多个栅极叠层（110）形成在半导体衬底（100）上。在包括多个栅极叠层的所得结构上形成间隔物氧化物层。隔离氧化物层通过在半导体衬底上交替地供应三甲基铝和叔烷氧基硅烷醇而形成。此时，三甲基铝和叔烷氧基硅烷醇处于气态。间隔氧化层形成工序在225〜250℃的规定温度范围内进行。

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