专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明授权

KR100697137B1 반도체 장치 및 그 제조 방법 失效
标题翻译：半导体装置及其制造方法
公开(公告)号：KR100697137B1
公开(公告)日：2007-03-21
申请号：KR1019990062556
申请日：1999-12-27
申请人： 소니 주식회사
发明人： 이모또쯔또무 , 와다신이찌
IPC分类号： H01L27/06
CPC分类号： H01L21/8234 , H01L27/095 , H01L27/098
摘要： 공통 베이스 상에 형성된 서로 다른 임계 전압들을 갖는 전계 효과 트랜지스터들을 포함하는 반도체 장치에 있어서, pn 접합 게이트를 갖는 제1 전계 효과 트랜지스터, 및 쇼트키 접합을 갖는 제2 전계 효과 트랜지스터를 포함하고, 제1 전계 효과 트랜지스터의 임계 전압은 pn 접합의 깊이에 기초하여 설정되고, 제2 전계 효과 트랜지스터의 임계 전압은 쇼트키 접합의 장벽 포텐셜의 선택에 기초하여 설정되는 반도체 장치가 개시된다.
전계 효과 트랜지스터, 임계 전압, pn 접합, 쇼트키 접합, 공통 베이스
摘要翻译：形成包括具有不同阈值电压的场效应晶体管的半导体器件，在一个共同的基础上，并且具有一个第一场效应晶体管的第二场效应晶体管，和具有pn结栅极的肖特基结，第一所述场效应晶体管的阈值电压被设定在pn结的深度的基础上，所述场效应晶体管的第二阈值电压是半导体器件，它是基于上设置肖特基结的阻挡层电势的选择设置。

2. 发明公开

KR1020000023317A 접합형 전계 효과 트랜지스터의 제조 방법 有权
标题翻译：制造场效应晶体管的方法
公开(公告)号：KR1020000023317A
公开(公告)日：2000-04-25
申请号：KR1019990040535
申请日：1999-09-21
申请人： 소니 주식회사
发明人： 이모또쯔또무 , 이시아이요시노리 , 가마다미끼오
IPC分类号： H01L21/336
CPC分类号： H01L29/66462 , H01L21/28587
摘要： PURPOSE: A method for manufacturing a junction field effect transistor is provided to realize a linearity having a low ON resistance, a maximum drain current, and high transmission gain and to reduce a gate length by forming gate electrodes with gate regions in a magnetic arrangement. CONSTITUTION: Channel layers are formed with epitaxial layers and has a low-high doping structure to enhance a linearity of a transmission gain. A gate electrode(7) is formed with a pn junction of a p+gate region(6) and an n-type GaAs layer(5) to enhance a height of a gate potential barrier and to achieve a low ON resistance and a maximum drain current. The gate electrode(7) is formed with the p+ gate region(6) in a magnetic arrangement, to reduce a gate length. A GaAs JFET is secured with a reduced gate length, the ON resistance, and the maximum drain current.
摘要翻译：目的：提供一种用于制造结型场效应晶体管的方法，以实现具有低导通电阻，最大漏极电流和高透射增益的线性度，并通过在磁性布置中形成具有栅极区域的栅电极来减小栅极长度。构成：沟道层由外延层形成，并具有低 - 高掺杂结构，以增强透射增益的线性。栅电极（7）形成有p +栅极区（6）和n型GaAs层（5）的pn结，以增强栅极势垒的高度，并实现低导通电阻和最大值漏极电流。栅极电极（7）以磁性排列形成有p +栅极区域（6），以减小栅极长度。 GaAs JFET以栅极长度减小，导通电阻和最大漏极电流保证。

3. 发明公开

KR1019980081176A 전계 효과 트랜지스터의 핀치-오프 전압의 측정 회로, 측정트랜지스터, 측정 방법 및 제조 방법 无效
标题翻译：用于测量场效应晶体管的夹断电压的电路，测量晶体管，测量方法和制造方法
公开(公告)号：KR1019980081176A
公开(公告)日：1998-11-25
申请号：KR1019980012355
申请日：1998-04-08
申请人： 소니 주식회사
发明人： 이모또쯔또무
IPC分类号： H01L21/336
摘要： 전계 효과 트랜지스터의 핀치-오프 전압을 측정하기 위한 핀치-오프 전압 측정 회로는 측정 수단, 측정 커패시터 및 접속 회로를 포함한다. 측정 수단은 전계 효과 트랜지스터에 전압을 인가하여 접속 회로를 통해 인가된 전압에 대한 임피던스의 변화를 검출하여 전계 효과 트랜지스터의 핀치-오프 전압을 측정한다. 접속 회로는 측정 수단이 접속되는 제1 검출 단자 및 제2 검출 단자, 전계 효과 트랜지스터의 소스 또는 드레인 중 하나가 접속되는 제1 소자 접속 단자, 전계 효과 트랜지스터의 소스 또는 드레인 중 다른 하나가 접속되는 제2 소자 접속 단자, 및 게이트가 접속되는 제3 소자 접속 단자를 포함하고, 여기서 측정 커패시터가 접속되는 하나의 검출 단자와 제3 소자 접속 단자가 단락되고, 측정 커패시터는 제1 검출 단자와 제1 소자 접속 단자 사이 및/또는 제2 검출 단자와 제2 소자 접속 단자 사이에서 접속되고, 전계 효과 트랜지스터 내의 소스 또는 드레인과 게이트 사이의 트랜지스터 커패시턴스보다 충분히 큰 커패시턴스 값을 갖는다.

4. 发明公开

KR1020100036978A 트랜지스터-타입 보호 장치, 반도체 집적 회로, 및 그의 제조 방법 无效
标题翻译：晶体管型保护装置，半导体集成电路及其制造方法
公开(公告)号：KR1020100036978A
公开(公告)日：2010-04-08
申请号：KR1020090092119
申请日：2009-09-29
申请人： 소니 주식회사
发明人： 이모또쯔또무 , 마와따리고우조우
IPC分类号： H01L29/78
CPC分类号： H01L27/0248 , H01L29/0626 , H01L29/0634 , H01L29/0649 , H01L29/0692 , H01L29/0821 , H01L29/0847 , H01L29/1045 , H01L29/1083 , H01L29/1087 , H01L29/42368 , H01L29/66659 , H01L29/66681 , H01L29/735 , H01L29/7393 , H01L29/7816 , H01L29/7835 , H01L2924/0002 , H01L2924/00 , H01L29/42312
摘要： PURPOSE: A transistor-type protection device, a semiconductor integrated circuit and a method for manufacturing the same are provided to remove noise from the wiring of a connected circuit when a pre-set or a high level noise are superimposed in the wiring by turning-on the protection device. CONSTITUTION: A well includes a first conductive semiconductor which is formed on a semiconductor substrate. A source region(5) includes a second conductive semiconductor which is formed in the well. A gate electrode(4) is formed on the well through a gate insulation layer. A drain region(6) is spaced apart from the gate electrode and includes a second conductive semiconductor. A resistive breakdown region(8) includes a second conductive semiconductor region which is contacted to the drain region.
摘要翻译：目的：提供一种晶体管型保护器件，半导体集成电路及其制造方法，用于通过转接电路将预置或高电平噪声叠加在布线中时从连接电路的布线中除去噪声，在保护装置上。构成：阱包括形成在半导体衬底上的第一导电半导体。源极区域（5）包括形成在阱中的第二导电半导体。栅极电极（4）通过栅极绝缘层形成在阱上。漏极区域（6）与栅电极间隔开并且包括第二导电半导体。电阻击穿区域（8）包括与漏极区域接触的第二导电半导体区域。

5. 发明公开

KR1020000048423A 반도체 장치 및 그 제조 방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020000048423A
公开(公告)日：2000-07-25
申请号：KR1019990062556
申请日：1999-12-27
申请人： 소니 주식회사
发明人： 이모또쯔또무 , 와다신이찌
IPC分类号： H01L27/06
CPC分类号： H01L21/8234 , H01L27/095 , H01L27/098
摘要： PURPOSE: A semiconductor device and a fabrication method thereof are provided to have an improved reliability even when at least one FET among FETs is constructed with a modulation doped FET(MODFET). CONSTITUTION: A semiconductor device includes field effect transistors(FETs) having different threshold voltages, being formed on a common substrate. The semiconductor device includes a first field effect transistor having a P-N junction(J1) gate, and a second field effect transistor having a Schottky junction(J2). The threshold voltage of the first field effect transistor is established on the basis of the depth of the P-N junction. In addition, the threshold voltage of the second field effect transistor is established on the basis of the selected potential barrier of the Schottky junction.
摘要翻译：目的：提供半导体器件及其制造方法，即使当FET中的至少一个FET由调制掺杂FET（MODFET）构成时，其也具有提高的可靠性。构成：半导体器件包括形成在公共衬底上的具有不同阈值电压的场效应晶体管（FET）。半导体器件包括具有P-N结（J1）栅极的第一场效应晶体管和具有肖特基结（J2）的第二场效应晶体管。基于P-N结的深度建立第一场效应晶体管的阈值电压。此外，第二场效应晶体管的阈值电压是基于所选择的肖特基结的势垒建立的。

6. 发明授权

KR100563884B1 접합형 전계 효과 트랜지스터의 제조 방법 有权
标题翻译：连接场效应晶体管的制造方法
公开(公告)号：KR100563884B1
公开(公告)日：2006-03-28
申请号：KR1019990040535
申请日：1999-09-21
申请人： 소니 주식회사
发明人： 이모또쯔또무 , 이시아이요시노리 , 가마다미끼오
IPC分类号： H01L21/336
CPC分类号： H01L29/66462 , H01L21/28587
摘要： 저 ON 저항, 고 최대 드레인 전류, 및 고 전송 이득을 가진 선형성을 보장하며, 또한 게이트 길이를 감소시키는 것이 가능한 접합형 전계 효과 트랜지스터의 제조 방법은 GaAs 버퍼층을 통해서 반절연 기판 상에 도핑되지 않은 GaAs층, n
+ 형 GaAs층, 및 n형 GaAs층을 실질적으로 에피택셜 성장함으로써 채널층을 만드는 것이다. n형 GaAs층 상에서 SiN
X 막의 형태로 확산 마스크에 형성된 개구를 통해서, Zn은 n형 GaAs층으로 확산되어 p
+ 형 게이트 영역을 형성한다. 확산 마스크 위로부터, 게이트 금속층이 퇴적되고 패터닝하여 p
+ 형 게이트 영역과 함께 자기 배열에서 확산 마스크의 개구에 게이트 전극을 만든다.
접합형 전계 효과 트랜지스터, GaAs 버퍼층, 반절연 기판, 에피택셜 성장, 채널층, 확산 마스크, 게이트 금속층, 개구, 게이트 전극

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式