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1. 发明授权

KR100642191B1 헤테로 접합 전계 효과 트랜지스터 및 그 제조 방법 失效
标题翻译：异相场效应晶体管及其生产方法
公开(公告)号：KR100642191B1
公开(公告)日：2006-11-03
申请号：KR1020000026598
申请日：2000-05-18
申请人： 소니 주식회사
发明人： 와다신이찌
IPC分类号： H01L29/737
CPC分类号： H01L29/66462 , H01L21/28587 , H01L29/7783
摘要： 단일 포지티브 전력 공급원으로 동작할 수 있고, 효율을 증가시킬 수 있고, 게이트 접촉 저항을 줄여서 고주파 특성이 향상되는 반도체 장치와 그 제조 방법에 있어서, 캐리어가 주행하기 위해 기판상에 형성된 캐리어 주행 층과, 캐리어 주행 층상에 형성되며, 캐리어 주행 층보다 더 큰 밴드갭을 가지며, 제1 도전형 불순물을 함유하는 캐리어 공급층과, 캐리어 공급층상에 형성되며, 캐리어 공급층보다 더 작은 밴드갭을 갖는 배리어층과, 서로 소정의 간격을 두고 배리어층상에 형성되는 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극과 떨어져서, 소스 전극과 드레인 전극 사이의 배리어층상에 형성되는 게이트 전극과, 적어도 게이트 전극 아래의 상기 배리어층내에 형성되며, 제1 도전형과 도전형이 반대인 제2 도전형의 불순물을 함유하는 제1 저 저항성 영역을 포함하는 반도체 장치와 그 제조 방법.
게이트 접촉, 옴접촉, 밴드갭, 캐리어 주행 층, 캐리어 공급층, 배리어층, 저 저항성 영역, 고 저항성 층

2. 发明公开

KR1020010014924A 헤테로 접합 전계 효과 트랜지스터 및 그 제조 방법 失效
标题翻译：半导体器件及其制造
公开(公告)号：KR1020010014924A
公开(公告)日：2001-02-26
申请号：KR1020000026598
申请日：2000-05-18
申请人： 소니 주식회사
发明人： 와다신이찌
IPC分类号： H01L29/737
CPC分类号： H01L29/66462 , H01L21/28587 , H01L29/7783
摘要： PURPOSE: To provide a semiconductor device, wherein the operation with a single positive power source is possible, high efficiency is realized, and high-frequency characteristic is improved by reducing gate contact resistance, and its manufacturing method. CONSTITUTION: This semiconductor device is provided with a first carrier supply layer 3a, which is formed on a substrate 1 and composed of semiconductor containing a first conductivity-type impurity, a carrier transit layer 4 which has a band gap narrower than that of the layer 3a and is composed of a semiconductor to which impurities are not added, a second carrier supply layer 5a which is composed of a semiconductor having a band gap wider than that of the layer 4 and contains the first conductivity-type impurity, a barrier layer 6 composed of semiconductor having a band gap narrower than that of the layer 5a, a gate electrode 11, and a first low resistance region 13, which is formed in the barrier layer 6 below the gate electrode 11 and contains a second conductivity-type impurity.
摘要翻译：目的：提供一种半导体器件，其中可以使用单个正电源的操作，实现高效率，并且通过降低栅极接触电阻来提高高频特性及其制造方法。构成：该半导体装置设置有形成在基板1上并由包含第一导电型杂质的半导体构成的第一载流子供给层3a，具有窄于层的带隙的载流子迁移层4 3a并且由不添加杂质的半导体构成，第二载流子供给层5a由具有比层4的带隙宽的并且包含第一导电型杂质的半导体构成，阻挡层6 由具有比层5a窄的带隙的半导体构成，栅电极11和第一低电阻区13形成在栅电极11下方的阻挡层6中并且包含第二导电型杂质。

3. 发明公开

KR1020000048423A 반도체 장치 및 그 제조 방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020000048423A
公开(公告)日：2000-07-25
申请号：KR1019990062556
申请日：1999-12-27
申请人： 소니 주식회사
发明人： 이모또쯔또무 , 와다신이찌
IPC分类号： H01L27/06
CPC分类号： H01L21/8234 , H01L27/095 , H01L27/098
摘要： PURPOSE: A semiconductor device and a fabrication method thereof are provided to have an improved reliability even when at least one FET among FETs is constructed with a modulation doped FET(MODFET). CONSTITUTION: A semiconductor device includes field effect transistors(FETs) having different threshold voltages, being formed on a common substrate. The semiconductor device includes a first field effect transistor having a P-N junction(J1) gate, and a second field effect transistor having a Schottky junction(J2). The threshold voltage of the first field effect transistor is established on the basis of the depth of the P-N junction. In addition, the threshold voltage of the second field effect transistor is established on the basis of the selected potential barrier of the Schottky junction.
摘要翻译：目的：提供半导体器件及其制造方法，即使当FET中的至少一个FET由调制掺杂FET（MODFET）构成时，其也具有提高的可靠性。构成：半导体器件包括形成在公共衬底上的具有不同阈值电压的场效应晶体管（FET）。半导体器件包括具有P-N结（J1）栅极的第一场效应晶体管和具有肖特基结（J2）的第二场效应晶体管。基于P-N结的深度建立第一场效应晶体管的阈值电压。此外，第二场效应晶体管的阈值电压是基于所选择的肖特基结的势垒建立的。

4. 发明公开

KR1019990029757A 전계 효과 트랜지스터를 갖는 반도체 장치 有权
标题翻译：具有场效应晶体管的半导体器件
公开(公告)号：KR1019990029757A
公开(公告)日：1999-04-26
申请号：KR1019980037694
申请日：1998-09-12
申请人： 소니 주식회사
发明人： 하세이찌로 , 나까무라미쯔히로 , 가와사끼히데또시 , 와다신이찌
IPC分类号： H01L29/778
摘要： 본 발명은 단일 정전원(正電源) 동작이 용이하고, 또 상호 컨덕턴스 및 소스·게이트간 용량의 게이트 전압에 대한 선형성(線形性)에 우수한 반도체 장치를 제공한다.
본 발명은 GaAs로 이루어지는 기판(11)상에 u-GaAs로 이루어지는 버퍼층(12)을 통해 AlGaAs로 이루어지는 제2 장벽층(13), InGaAs로 이루어지는 채널층(14) 및 AlGaAs로 이루어지는 제1 장벽층(15)을 순차 적층한다. 제2 장벽층(13) 및 제1 장벽층(15)의 일부에는 n형 불순물을 첨가한 캐리어 공급 영역(13a, 15a)을 각각 형성한다. 제1 장벽층(15)에는 고저항 영역(15b)에 매립하는 형상으로 게이트 전극(20)에 접해 고농도의 p형 불순물(Zn)을 포함하는 p형 저저항 영역(15c)을 형성한다. 게이트 전극(20)에 정전압을 인가하면 채널층(14)에서의 캐리어 공핍 영역은 삭감하고, 기생 저항 성분이 존재하지 않는다.

5. 发明授权

KR100707324B1 반도체 장치 및 이의 제조 방법 失效
标题翻译：半导体装置及其制造方法
公开(公告)号：KR100707324B1
公开(公告)日：2007-04-13
申请号：KR1019990039976
申请日：1999-09-17
申请人： 소니 주식회사
发明人： 와다신이찌
IPC分类号： H01L21/28
CPC分类号： H01L29/7785 , H01L21/28575 , H01L29/1066 , H01L29/452
摘要： 반도체 기판과 전극막 사이에서 양호한 접촉을 갖는 반도체 장치의 전극 및 이의 제조 방법이 제공된다. 화합물 반도체 기판인 제1 AlGaAs상에는 p-형 불순물 영역으로 형성된 제2 AlGaAs의 제2 반도체층이 형성되고, 이 위에는 제2 반도체층의 밴드갭 보다 좁은 밴드갭을 갖고 있는 저저항 GaAs 및 AlGaAs의 제3 반도체층이 형성되며, 제3 반도체층상에는 전극막이 형성된다. 제3 반도체층이 제2 반도체층상에 형성되어 있으므로, 양호한 오믹 특성이 얻어지고 게이트 전극이 감소되어 HFET에 적용할 때 고주파 특성이 향상된다.
전극막, 절연막, 화합물 반도체 기판, 버퍼층, 제1 장벽층, 캐리어 공급 영역, 고저항 영역, 제2 장벽층, p-형 저저항 영역, p-형 AlGaAs층, n-형 GaAs층
摘要翻译：提供了在半导体基板和电极膜之间具有良好接触的半导体器件的电极及其制造方法。形成在如权利要求1所形成的p是低电阻GaAs组成的第二半导体层上形成型杂质区域在AlGaAs半导体衬底上的第二AlGaAs构成所述第二半导体层的化合物和的AlGaAs，其具有窄的带隙大于上述的带隙 3半导体层，并且在第三半导体层上形成电极膜。由于在第二半导体层上形成第三半导体层，所以获得良好的欧姆特性，并且减小栅极电极以提高施加到HFET时的高频特性。

6. 发明授权

KR100697137B1 반도체 장치 및 그 제조 방법 失效
标题翻译：半导体装置及其制造方法
公开(公告)号：KR100697137B1
公开(公告)日：2007-03-21
申请号：KR1019990062556
申请日：1999-12-27
申请人： 소니 주식회사
发明人： 이모또쯔또무 , 와다신이찌
IPC分类号： H01L27/06
CPC分类号： H01L21/8234 , H01L27/095 , H01L27/098
摘要： 공통 베이스 상에 형성된 서로 다른 임계 전압들을 갖는 전계 효과 트랜지스터들을 포함하는 반도체 장치에 있어서, pn 접합 게이트를 갖는 제1 전계 효과 트랜지스터, 및 쇼트키 접합을 갖는 제2 전계 효과 트랜지스터를 포함하고, 제1 전계 효과 트랜지스터의 임계 전압은 pn 접합의 깊이에 기초하여 설정되고, 제2 전계 효과 트랜지스터의 임계 전압은 쇼트키 접합의 장벽 포텐셜의 선택에 기초하여 설정되는 반도체 장치가 개시된다.
전계 효과 트랜지스터, 임계 전압, pn 접합, 쇼트키 접합, 공통 베이스
摘要翻译：形成包括具有不同阈值电压的场效应晶体管的半导体器件，在一个共同的基础上，并且具有一个第一场效应晶体管的第二场效应晶体管，和具有pn结栅极的肖特基结，第一所述场效应晶体管的阈值电压被设定在pn结的深度的基础上，所述场效应晶体管的第二阈值电压是半导体器件，它是基于上设置肖特基结的阻挡层电势的选择设置。

7. 发明授权

KR100557360B1 전계 효과 트랜지스터를 갖는 반도체 장치 有权
公开(公告)号：KR100557360B1
公开(公告)日：2006-08-23
申请号：KR1019980037694
申请日：1998-09-12
申请人： 소니 주식회사
发明人： 하세이찌로 , 나까무라미쯔히로 , 가와사끼히데또시 , 와다신이찌
IPC分类号： H01L29/778
摘要： 본 발명은 단일 정전원(正電源) 동작이 용이하고, 또 상호 컨덕턴스 및 소스·게이트간 용량의 게이트 전압에 대한 선형성(線形性)에 우수한 반도체 장치를 제공한다.
본 발명은 GaAs로 이루어지는 기판(11)상에 u-GaAs로 이루어지는 버퍼층(12)을 통해 AlGaAs로 이루어지는 제2 장벽층(13), InGaAs로 이루어지는 채널층(14) 및 AlGaAs로 이루어지는 제1 장벽층(15)을 순차 적층한다. 제2 장벽층(13) 및 제1 장벽층(15)의 일부에는 n형 불순물을 첨가한 캐리어 공급 영역(13a, 15a)을 각각 형성한다. 제1 장벽층(15)에는 고저항 영역(15b)에 매립하는 형상으로 게이트 전극(20)에 접해 고농도의 p형 불순물(Zn)을 포함하는 p형 저저항 영역(15c)을 형성한다. 게이트 전극(20)에 정전압을 인가하면 채널층(14)에서의 캐리어 공핍 영역은 삭감하고, 기생 저항 성분이 존재하지 않는다.

8. 发明公开

KR1020000023237A 반도체 장치 및 이의 제조 방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020000023237A
公开(公告)日：2000-04-25
申请号：KR1019990039976
申请日：1999-09-17
申请人： 소니 주식회사
发明人： 와다신이찌
IPC分类号： H01L21/28
CPC分类号： H01L29/7785 , H01L21/28575 , H01L29/1066 , H01L29/452
摘要： PURPOSE: A semiconductor device and a method for manufacturing the same are provided to accumulate efficiently carriers within arranging a channel layer by a barrier layer between a channel layer and a gate electrode. CONSTITUTION: A semiconductor device comprises a substrate, a first semiconductor layer(1)of a first conductive type, a second semiconductor layer(2) formed on the first semiconductor layer of the first conductive type, a third semiconductor layer(3) formed on the second semiconductor layer of the first conductive type, a first low resistance layer formed on the third semiconductor layer of a second conductive type, a second low resistance layer on the first low resistance layer of the second conductive type, and a gate electrode(4) formed on the second resistance layer. A method for manufacturing the same comprises the steps of: forming a first, a second, a third, and a fourth semiconductor layer; forming a first and a second open hole; forming a sixth semiconductor layer; and forming a gate electrode.
摘要翻译：目的：提供一种半导体器件及其制造方法，用于在沟道层和栅电极之间的势垒层布置沟道层内有效地积聚载流子。构成：半导体器件包括衬底，第一导电类型的第一半导体层（1），形成在第一导电类型的第一半导体层上的第二半导体层（2），形成在第一导电类型的第一半导体层上的第三半导体层第一导电类型的第二半导体层，形成在第二导电类型的第三半导体层上的第一低电阻层，第二导电类型的第一低电阻层上的第二低电阻层，以及栅电极）形成在第二电阻层上。其制造方法包括以下步骤：形成第一，第二，第三和第四半导体层; 形成第一和第二露天孔; 形成第六半导体层; 并形成栅电极。

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