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1. 发明授权

KR100161404B1 확장 데이타 출력모드를 가진 반도체 메모리 장치 失效
标题翻译：带扩展数据输出模式的半导体存储器件
公开(公告)号：KR100161404B1
公开(公告)日：1999-02-01
申请号：KR1019950009636
申请日：1995-04-24
申请人： 삼성전자주식회사
发明人： 임성민 , 이철규
IPC分类号： G11C11/40
CPC分类号： G11C7/1057 , G11C7/1024 , G11C7/1051 , G11C7/106
摘要： 본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 데이타 확장 모드에서 항상 인에이블 상태로 유지되어 데이타 출력라인과 출력단자를 연결하는 데이타 출력버퍼; 셀로부터 독출된 데이터를 증폭하여 내부 입출력 버스에 전달하기 위한 감지 증폭기; 상기 내부 입출력 버스와 상기 데이터 출력라인 사이에 개재되고, 컬럼 어드레스 스트로브 신호의 후단 이후에도 상기 감지 증폭기로부터 내부 입출력 버스에 전달된 데이타를 저장하고 저장된 데이타를 데이터 출력버퍼에 전달하기 위하여 데이터 출력 제어신호에 응답해서 내부 출력버스와 데이터 출력라인의 연결을 스위칭하는 버스 제어기; 및 컬럼 어드레스 스토로브 신호의 선단을 제1지연시간으로 지연시키고 상기 컬럼 어드레스 신호의 후단을 상기 제1지연시간보다 긴 제2지연시간으로 지연시켜서 합성한 상기 데이터 출력 제어신호를 발생하는 제어신호 발생수단을 구비한 것을 특징으로 한다.
따라서, 본 발명에서는 확장 데이터 출력모드에서 사이클 타임을 바르게 하면서도 컬럼 어드레스 스토로브 타임의 마진을 충분히 확보할 수 있다.

2. 发明公开

KR1020160084085A 반도체 장치 및 반도체 시스템 审中-实审
标题翻译：半导体器件和半导体系统
公开(公告)号：KR1020160084085A
公开(公告)日：2016-07-13
申请号：KR1020150000545
申请日：2015-01-05
申请人： 삼성전자주식회사
发明人： 강석용 , 정한기 , 최훈대
IPC分类号： G11C7/22 , G11C7/10
CPC分类号： G11C11/4093 , G11C7/1084 , G11C7/1093 , G11C7/22 , G11C7/1006 , G11C7/1024 , G11C7/1048 , G11C7/1057
摘要： 반도체장치및 반도체시스템이제공된다. 상기반도체장치는, 차동데이터스트로브신호(differential data strobe signal)를생성하는신호생성부; 및상기차동데이터스트로브신호의포스트엠블(postamble) 구간의길이를제1 길이에서제2 길이로연장하는변환부를포함하되, 상기차동데이터스트로브신호는상기포스트엠블구간이후하이임피던스(high impedance) 상태가된다.
摘要翻译：提供半导体器件和半导体系统。半导体器件包括：信号生成单元，被配置为产生差分数据选通信号; 以及转换单元，被配置为将差分数据选通信号的后同步码间隔的长度从第一长度延长到第二长度。差分数据选通信号在后同步间隔后变为高阻抗状态。

3. 发明公开

KR1020160069283A 데이터 출력 회로 审中-实审
标题翻译：数据输出电路
公开(公告)号：KR1020160069283A
公开(公告)日：2016-06-16
申请号：KR1020140175044
申请日：2014-12-08
申请人： 에스케이하이닉스 주식회사
发明人： 구기봉
IPC分类号： G11C7/10 , G11C7/22
CPC分类号： G11C7/1051 , G11C7/106 , G11C7/1003 , G11C7/1024 , G11C7/1048 , G11C7/1057 , G11C7/1063 , G11C7/1066 , G11C7/22
摘要： 본발명에따른데이터출력회로는제1 모드및 제2 모드에서제1 데이터를입력받고, 제1 트리거신호에응답하여상기제1 데이터를출력하도록구성된제1 트리거부및 상기제1 모드에서제1 클럭신호에응답하여상기제1 트리거신호를출력하고, 상기제2 모드에서상기제1 트리거신호를제1 상태로유지시키도록구성된신호생성부를포함한다.
摘要翻译：根据本发明，数据输出电路包括：第一触发单元，被配置为以第一模式和第二模式接收第一数据，并响应于第一触发信号输出第一数据; 以及信号生成单元，被配置为响应于第一模式中的第一时钟信号输出第一触发信号，并且在第二模式中保持第一触发信号的第一状态。因此，数据输出电路可以移位和输出在第二模式中输入的数据的电压电平。

4. 发明授权

KR100245078B1 고속 버스트 제어 방법 및 장치 失效
标题翻译：用于控制高速冲击的方法和装置
公开(公告)号：KR100245078B1
公开(公告)日：2000-02-15
申请号：KR1019960054194
申请日：1996-11-15
申请人： 에스케이하이닉스 주식회사
发明人： 서정원
IPC分类号： G11C7/00
CPC分类号： G11C7/1024
摘要： 본 발명은 반도체 메모리 장치에 관한 것으로, 특히 차세대 버스 클럭 주파수인 66㎒와 75∼1OO㎒에 대응하지 못하는 종래 버스트 EDO 디램을 개선하여 상기 66㎒ 및 75∼100㎒의 버스 클럭에 동작할 수 있는 고속 버스트 EDO에 관한 것으로, /CAS 신호를 이용하여 발생시킨 카스 클럭을 사용하여 컬럼 경로를 동기화하므로써 tCAC를 단축하여 고속 버스트 Read 및 고속 버스트 Write 동작을 수행할 수 있는 고속 버스트 제어 방법에 관한 것이다. 상기 목적 달성을 위한 본 발명은 데이타 마스크 신호 및 리드 신호와, 카스 클럭신호, 라이트 신호, 라스 신호, 카스 신호 그리고 라이트 인에이블 신호 및 데이타 출력 인에이블 신호 등을 구비하며 본 발명을 반도체 메모리 장치에 구현하게 되면 종래 버스트 EDO모드에서 대응하기 어려운 66㎒ 버스 클럭 뿐만 아니라 차세대 75∼100㎒의 버스 클럭에 사용 가능하며 싱크로너스 디램과 달리 외부 클럭을 사용하지 않아 전체 메모리 시스템의 전력 소모를 줄일 수 있으며 또한 기존의 패스트 페이지 모드, EDO 모드, 버스트 EDO 모드에서 사용된 동일한 신호, 패키지, 모듈로 만들 수 있어 호환성이 좋아지는 효과가 있다.

5. 发明授权

KR100191022B1 반도체 집적회로 장치 失效
标题翻译：集成半导体电路设备
公开(公告)号：KR100191022B1
公开(公告)日：1999-06-15
申请号：KR1019960011867
申请日：1996-04-19
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 하야까와고로 , 쯔끼까와야스히꼬
IPC分类号： G11C11/407
CPC分类号： G11C7/1024 , G11C7/1045
摘要： 다이나믹 랜덤 액세스 메모리에 있어서 FP모드와 EDO모드를 패드의 본딩접속에 의해 결정되는 소위 본딩 옵션에 의해 전환 가능한 반도체 집적회로 장치에 관한 것으로, 라이트버퍼 초기 활성화 신호의 타이밍을 변경하여 EDO모드시의 라이트동작의 고속화를 도모하기 위해, 로우어드레스 스트로브신호를 활성화한 상태를 유지하고 컬럼어드레스 스트로브신호 및 컬럼어드레스신호를 변화시켜 여러개의 메모리셀에 외부로 부터의 데이타를 라이트하는 제1 모드와 로우어드레스 스트로브신호를 활성화한 후 즉시 외부로 부터의 데이타를 입력하는 제2 모드를 전환하는 반도체 집적회로 장치로서, 제1 모드가 선택된 것에 따라서 제1 레벨로 되고, 제2 모드가 선택된 것에 따라서 제2 레벨로 되는 모드선택신호를 발생하는 모드선택신호 발생회로, 모드선택� ��호 발생수단에서 제1 레벨 신호가 발생된 것에 따라서 게이트를 폐쇄하고 제2 레벨신호가 발생된 것에 따라서 게이트를 개방하여 로우어드레스 스트로브신호를 출력하는 제1 게이트수단 및 제1 게이트수단으로 부터의 출력신호에 따라서 게이트를 개방하여 외부로 부터의 데이타를 수신하는 제2 게이트수단을 마련하였다.
이러한 구성으로 하는 것에 의해, EDO모드시의 라이트동작의 고속화를 도모할 수 있다는 효과가 얻어진다.

6. 发明公开

KR1020160091686A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020160091686A
公开(公告)日：2016-08-03
申请号：KR1020150012092
申请日：2015-01-26
申请人： 에스케이하이닉스 주식회사
发明人： 최영근
IPC分类号： G11C7/22 , G11C7/10
CPC分类号： G06F12/0891 , G11C7/22 , G11C7/222 , G11C7/1024 , G11C7/1057 , G11C2207/2281
摘要： 본발명은반도체장치에관한것으로, 반도체칩의전류소비를줄일수 있도록하는기술이다. 이러한본 발명은명령신호와액티브마스킹신호를버퍼링하여리셋신호와액티브신호를출력하는명령버퍼, 액티브신호의펄스를카운팅하여특정타이밍이후에플래그신호를활성화시켜출력하는액티브제어부, 리셋신호의반전신호와액티브신호에대응하여활성화신호를선택적으로공급하는활성화제어부, 활성화제어부의출력을일정시간래치하여시작신호를출력하는래치부, 리셋신호와종료신호를조합하여리셋신호의반전신호를출력하는리셋제어부, 시작신호를일정시간지연하여시작신호의비활성화시종료신호를활성화시키는펄스생성부및 시작신호와플래그신호를조합하여액티브마스킹신호를생성하는마스킹신호생성부를포함한다.
摘要翻译：半导体器件技术领域本发明涉及一种半导体器件，更具体地，涉及一种用于降低半导体芯片的电流消耗的技术。根据本发明的半导体器件包括：缓冲命令信号和有效屏蔽信号的命令缓冲器，并输出复位信号和有效信号; 对活动信号的脉冲进行计数的活动控制单元，在特定定时之后激活标志信号，并输出激活的标志信号; 激活控制单元，其响应于所述复位信号和所述有效信号的反相信号选择性地提供激活信号; 锁存单元，其将预定时间的激活控制单元的输出锁存，并输出开始信号; 复位控制单元，通过将复位信号和终止信号组合在一起而输出复位信号的反相信号; 脉冲发生单元，其通过在所述起始信号被去激活时将所述起始信号延迟预定时间来激活所述终止信号; 以及掩蔽信号生成单元，其通过将起始信号和标志信号组合在一起来产生有效屏蔽信号。

7. 发明公开

KR1020160068561A 데이터 출력 회로, 이를 구비하는 반도체 메모리 장치 및 동작방법 审中-实审
标题翻译：输出数据电路，半导体存储器及其相关操作方法
公开(公告)号：KR1020160068561A
公开(公告)日：2016-06-15
申请号：KR1020140174446
申请日：2014-12-05
申请人： 에스케이하이닉스 주식회사
发明人： 정하준 , 박기천
IPC分类号： G11C7/10
CPC分类号： G11C7/109 , G11C5/025 , G11C7/1012 , G11C7/1039 , G11C7/1051 , G11C8/18 , G11C7/1003 , G11C7/1024 , G11C7/1057 , G11C7/106 , G11C7/1063 , G11C7/1066
摘要： 본기술의일 실시예에의한데이터출력회로는독출명령에응답하여반도체메모리장치의제 1 경로를통해단일스트로브신호가전송되어생성된제 1 스트로브신호와, 반도체메모리장치의제 2 경로를통해단일스트로브신호가전송되어생성된제 2 스트로브신호를제공받으며, 제 1 스트로브신호및 제 2 스트로브신호로부터제 1 입력제어신호를생성하고, 제 1 스트로브신호를배제하고제 2 스트로브신호에기초하여제 2 입력제어신호를생성하는입력제어부를포함할수 있다.
摘要翻译：本发明涉及数据输出电路，包括该数据输出电路的半导体存储器件及其操作方法，能够不断地保持数据和控制信号之间的余量。根据本发明的一个实施例，数据输出电路响应于读取命令接收通过半导体存储器件的第一路径发送单个选通信号而产生的第一选通信号和通过发送产生的第二选通信号通过半导体存储器件的第二路径的单个选通信号。数据输出信号包括输入控制单元，其从第一和第二选通信号产生第一输入控制信号，并且基于第二选通信号产生除第一选通信号之外的第二输入控制信号。

8. 发明授权

KR100196977B1 프로그래머블 다이나믹 랜덤 액세스 메모리 失效
标题翻译：可编程DRAM
公开(公告)号：KR100196977B1
公开(公告)日：1999-06-15
申请号：KR1019950021831
申请日：1995-07-19
申请人： 마이크론 테크놀로지, 인크.
发明人： 쉐퍼스코트
IPC分类号： G11C11/407
CPC分类号： G11C7/1024 , G11C11/406
摘要： 적적한 논리 신호의 입력하에 확장 데이타 출력을 제공하는데 적합한 DRAM 이 제공된다. 이 DAM 은 CBR 리프레쉬 사이클동안 데이타 출력을 제어하는 before (CBR) 검출회로를 포함한다. CBR 검출 회로의 동작은 CBR 리프레쉬사이클(예로 -하이, -로우, 가 로우인 동안 -하이에서 로우)동안 출력 인에이블( ) 신호의 상태에 의존한다. 가 로우이면, CBR 검출 회로는 리프레쉬 제어기에 대한 리프레쉬 펄스와 함께 데이타 아웃 버퍼의 제1출력 모드1 예로, 비 영속성 버전의 정상적인 빠른 페이지 출력 모드 및 영속성 버젼의 프로그램된 모드)를 트리거한다.

9. 发明授权

KR100172345B1 반도체 메모리 장치의 하이퍼 페이지 모드의 데이터 출력신호 제어회로 失效
标题翻译：超级页面模式的数据输出控制电路
公开(公告)号：KR100172345B1
公开(公告)日：1999-03-30
申请号：KR1019950043972
申请日：1995-11-27
申请人： 삼성전자주식회사
发明人： 이진영
IPC分类号： G11C7/00
CPC分类号： G11C7/1048 , G11C7/1024
摘要： 1. 청구범위에 기재된 발명이 속하는 기술 분야 ; 본 발명은 반도체 메모리 장치의 데이터 출력신호 제어회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 ; 본 발명은 로우어드레스스트로우브 신호, 컬럼어드레스스트로우브 신호 또는 출력인에이블 신호에 의해서만 데이터 출력이 제어되던 것을 출력인에이블 신호 또는 라이트 인에이블 신호로 제어된 데이터 출력이 가능하도록 하는 데이터 출력신호 제어회로를 제공함에 있다.
3. 발명의 해결방법의 요지 ; 본 발명은 하이퍼 페이지 모드를 가지는 반도체 메모리 장치의 데이터 출력신호 제어회로에 있어서, 외부공급전압 단지에 접속되어 스위칭 되는 출력인에이블 신호와 접지전압 단자에 접속되어 스위칭 되는 라이트 인에이블 신호 및 상기 컬럼어드레스스트로우브 신호에 응답하여 상기 프리차아지 신호 발생회로의 입력단에 출력단이 접속되어 라이트 인에이블을 제어하기 위한 출력라이트 인에이블 제어신호를 발생시키는 출력라이트 인에이블 제어신호 발생회로와, 상기 외부공급전압 단자와 접속되며 상기 컬럼어드레스스트로우브 신호를 스위칭 하여 입력으로 하고 상기 라이트 인에이블 신호를 입력으로 하여 상기 데이터 출력 버퍼트리거 신호 발생회로의 입력단에 출력단이 접속되어 래치신호를 발생하는 라이트 인에이블 래치신호 발생회로 로서 데이터 출력신호를 제어함을 특징으로 한다.
4. 발명의 중요한 용도 ; 반도체 메모리 장치에 적합하게 사용된다.

10. 发明公开

KR1020160105085A 고속 통신을 위한 버퍼 회로를 포함하는 인터페이스 회로, 이를 포함하는 반도체 장치 및 시스템 审中-实审
标题翻译：包括用于高速通信的缓冲电路的接口电路，包括它们的半导体装置和系统
公开(公告)号：KR1020160105085A
公开(公告)日：2016-09-06
申请号：KR1020150028311
申请日：2015-02-27
申请人： 에스케이하이닉스 주식회사
发明人： 황규동
IPC分类号： G11C7/10 , G11C7/06 , G11C5/14
CPC分类号： H03K19/0013 , H03K19/018507 , H03K19/018528 , G11C7/1057 , G11C5/147 , G11C7/065 , G11C7/1024 , G11C7/1063 , G11C7/1066
摘要： 버퍼회로는증폭부및 액티브로드부를포함할수 있다. 상기증폭부는출력노드와연결되고, 제 1 신호및 제 2 신호를감지증폭한다. 상기액티브로드부는상기출력노드로부터출력되는신호의레벨이천이할때 상기출력노드로부터출력되는신호의피크를만든다.
摘要翻译：缓冲电路可以包括放大单元和有源负载单元。放大单元耦合到输出节点并且被配置为感测和放大第一和第二信号。当从输出节点输出的信号的电平被转换时，有源负载单元形成从输出节点输出的信号的峰值。

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