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1. 发明公开

KR1020140097975A 반도체장치 및 그 제조방법 无效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020140097975A
公开(公告)日：2014-08-07
申请号：KR1020140001027
申请日：2014-01-06
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 오리쓰키야스노리 , 타루이요이치로
IPC分类号： H01L29/78 , H01L29/739
CPC分类号： H01L27/0255 , H01L21/0465 , H01L21/049 , H01L21/26513 , H01L29/0619 , H01L29/1608 , H01L29/66068 , H01L29/7827 , H01L2924/0002 , H01L29/7802 , H01L29/739 , H01L2924/00
摘要： Provided is a semiconductor device which inhibits a parasitic bipolar operation from being carried out by a flow of a surge current to a source region, thereby preventing a device from being damaged. The semiconductor device includes an n-type drift layer (2) formed on a main surface of a semiconductor substrate (1), a plurality of p-type well regions (3) formed selectively in an upper layer portion of the drift layer (2), an n-type source region (4) formed in a surface of the p-type well region (3), and a p-type contact region (5) which is shallower than the source region (4) formed in the surface of the p-type well region (3) adjacent to the source region (4). Further, the semiconductor device includes an n-type additional region (6) formed in contact with a bottom surface of the p-type well region (3) in a position corresponding to below the contact region (5) and deeper than the p-type well region (3).
摘要翻译：提供一种半导体器件，其抑制寄生双极性操作通过浪涌电流流向源极区域而进行，从而防止器件损坏。半导体器件包括形成在半导体衬底（1）的主表面上的n型漂移层（2），选择性地形成在漂移层（2）的上层部分中的多个p型阱区域），形成在p型阱区域（3）的表面中的n型源极区域（4）以及比形成在该表面的源极区域（4）浅的p型接触区域（5）的邻近源区（4）的p型阱区（3）。此外，半导体器件包括在对应于接触区域（5）下方并且比p型阱区域（3）的下表面更深的位置处形成为与p型阱区域（3）的底表面接触的n型附加区域（6）型井区（3）。

2. 发明公开

KR1020140095044A 반도체장치 有权
标题翻译：半导体器件
公开(公告)号：KR1020140095044A
公开(公告)日：2014-07-31
申请号：KR1020140086563
申请日：2014-07-10
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 수에카와에이스케 , 오리쓰키야스노리 , 타루이요이치로
IPC分类号： H01L29/772 , H01L21/335
CPC分类号： H01L29/7811 , H01L29/1608 , H01L29/45 , H01L29/456 , H01L29/4941 , H01L29/78 , H01L29/7802 , H01L29/7804 , H01L29/7815 , H01L29/861
摘要： The present invention provides a semiconductor device which can inhibit reduction of a threshold value voltage over time and prevent corrosion of an insulation film caused by aluminum wiring or a short circuit between gate-source due to an Al spike. A MOSFET cell of the semiconductor device includes a polysilicon gate electrode (6) and an n+ source region (4) formed above an n- drift layer (2). The gate electrode (6) is covered with an interlayer insulation film (7) and an Al source electrode (101) stretches to over the interlayer insulation film (7). To the gate electrode (6), an Al gate pad (102) is connected. Between the source electrode (101) and the interlayer insulation film (7) and between the gate pad (102) and the gate electrode (6), barrier metal layers (99) inhibiting Al diffusion are respectively provided.
摘要翻译：本发明提供一种半导体器件，其可以抑制阈值电压随时间的降低，并且防止由铝布线引起的绝缘膜的腐蚀或由于Al尖峰引起的栅极源之间的短路。半导体器件的MOSFET单元包括形成在n-漂移层（2）上方的多晶硅栅极（6）和n +源极区（4）。栅电极（6）被层间绝缘膜（7）覆盖，Al源电极（101）延伸到层间绝缘膜（7）的上方。向栅电极（6）连接有Al栅极焊盘（102）。在源电极（101）和层间绝缘膜（7）之间以及栅极焊盘（102）和栅电极（6）之间，分别设置阻止Al扩散的阻挡金属层（99）。

3. 发明公开

KR1020130129342A 탄화 규소 반도체장치 및 그 제조방법 有权
标题翻译：硅碳化硅半导体器件及其制造方法
公开(公告)号：KR1020130129342A
公开(公告)日：2013-11-28
申请号：KR1020130135434
申请日：2013-11-08
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 타루이요이치로 , 카구치나오토 , 나카무라타쿠요
IPC分类号： H01L29/78 , H01L21/336 , H01L21/761
CPC分类号： H01L29/1608 , H01L21/046 , H01L29/0615 , H01L29/0619 , H01L29/1095 , H01L29/66068 , H01L29/7811 , H01L29/7823
摘要： The present invention increases the margin of etching for removing a damage layer on the surface of a termination area in the manufacturing process of a silicon carbide semiconductor device with a junction termination extension (JTE) area or a field limiting ring (FLR) termination area. The silicon carbide semiconductor device has a JTE area or an FLR termination area at the end of a semiconductor device. The termination area is formed by injecting ions in a first step which defines the type of impurities and the amount of injecting energy. In terms of the concentration profile of impurities in the depth direction of the termination area, the concentration peak at the shallowest position is located at a position deeper than 0.35um from the surface, and the concentration of the surface is less than 10% of the shallowest concentration peak. [Reference numerals] (AA) Al concentration (cm^-3);(BB) Injecting energy: 350keV;(CC) Injecting depth (쨉m)
摘要翻译：本发明在具有连接终止扩展（JTE）区域或场限制环（FLR）终止区域的碳化硅半导体器件的制造过程中增加用于去除端接区域表面上的损伤层的蚀刻余量。碳化硅半导体器件在半导体器件的端部具有JTE区域或FLR终止区域。通过在限定杂质类型和注入能量的第一步骤中注入离子形成终止区域。关于终止区域的深度方向的杂质的浓度分布，最浅位置处的浓度峰位于比表面高0.35μm的位置，表面的浓度小于最浅浓度峰值。（AA）Al浓度（cm ^ -3）;（BB）注入能量：350keV;（CC）注入深度（μm）

4. 发明授权

KR101319469B1 반도체장치 有权
公开(公告)号：KR101319469B1
公开(公告)日：2013-10-17
申请号：KR1020110118734
申请日：2011-11-15
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 수에카와에이스케 , 오리쓰키야스노리 , 타루이요이치로
IPC分类号： H01L29/772 , H01L21/335
CPC分类号： H01L29/7811 , H01L29/1608 , H01L29/45 , H01L29/456 , H01L29/4941 , H01L29/78 , H01L29/7802 , H01L29/7804 , H01L29/7815 , H01L29/861
摘要： 임계전압의 경시적인 저하를 억제할 수 있고, 또한 알루미늄 배선에 의한 절연막의 부식이나 Al 스파이크에 기인하는 게이트·소스 사이의 단락을 방지할 수 있는 반도체장치를 제공한다. 반도체장치의 MOSFET 셀은, 폴리실리콘의 게이트 전극(6) 및 n- 드리프트층(2)의 상부에 형성된 n+ 소스 영역(4)을 구비한다. 게이트 전극(6) 위는 층간 절연막(7)에 의해 덮어져 있고, Al의 소스 전극(101)은, 층간 절연막(7) 위에 연장된다. 또한 게이트 전극(6)에는 Al의 게이트 패드(102)가 접속된다. 소스 전극(101)과 층간 절연막(7)의 사이, 및 게이트 패드(102)와 게이트 전극(6)의 사이의 각각에, Al의 확산을 억제하는 배리어 메탈층(99)이 배치된다.

5. 发明公开

KR1020120056770A 반도체장치 有权
标题翻译：半导体器件
公开(公告)号：KR1020120056770A
公开(公告)日：2012-06-04
申请号：KR1020110118734
申请日：2011-11-15
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 수에카와에이스케 , 오리쓰키야스노리 , 타루이요이치로
IPC分类号： H01L29/772 , H01L21/335
CPC分类号： H01L29/7811 , H01L29/1608 , H01L29/45 , H01L29/456 , H01L29/4941 , H01L29/78 , H01L29/7802 , H01L29/7804 , H01L29/7815 , H01L29/861
摘要： PURPOSE: A semiconductor device with a barrier metal layer is provided to control a short circuit generated between a gate and a source by preventing aluminum sparks from being generated in a polysilicon gate electrode. CONSTITUTION: A main transistor cell includes a gate electrode(6) and an source electrode of polysilicon. An interlayer insulating film(7) is formed on the gate electrode. A source electrode(101) includes aluminum which is not only connected to the source electrode but also extended onto the interlayer insulating film. A gate pad(102) includes aluminum connected to the gate electrode. A barrier metal layer(9) is interposed not only between the source electrode and the interlayer insulating film but also between the gate pad and the gate electrode.
摘要翻译：目的：提供一种具有阻挡金属层的半导体器件，以通过防止在多晶硅栅电极中产生铝火花来控制在栅极和源极之间产生的短路。构成：主晶体管单元包括栅电极（6）和多晶硅源电极。在栅电极上形成层间绝缘膜（7）。源电极（101）包括铝，其不仅连接到源电极，而且延伸到层间绝缘膜上。栅极焊盘（102）包括连接到栅电极的铝。不仅在源电极和层间绝缘膜之间而且在栅极焊盘和栅电极之间插入阻挡金属层（9）。

6. 发明公开

KR1020110093626A ＳｉＣ 반도체 장치와 그 제조방법 有权
标题翻译： SIC半导体器件及其制造方法
公开(公告)号：KR1020110093626A
公开(公告)日：2011-08-18
申请号：KR1020110007112
申请日：2011-01-25
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 쓰치야노리아키 , 타루이요이치로
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L21/266 , H01L21/047 , H01L23/544 , H01L29/1608 , H01L29/41766 , H01L29/45 , H01L29/66068 , H01L29/7811 , H01L2223/54453 , H01L2924/0002 , H01L21/0415 , H01L2924/00
摘要： PURPOSE: A SiC semiconductor device and a manufacturing method thereof are provided to prevent the deviation of channel lengths by etching an impurity region and a mark region with the same mask while aligning the impurity region and the mark region. CONSTITUTION: In a SiC semiconductor device and a manufacturing method thereof, a SiC semiconductor layer(2) is formed on a substrate(1). A well region(3) is selectively formed in the surface of the SiC semiconductor layer. An impurity implantation region is selectively formed on the well region. A concave part is formed in the impurity implantation region excluding the surface end thereof. An area near the end region is a curved hook which is formed upwardly.
摘要翻译：目的：提供一种SiC半导体器件及其制造方法，以在排列杂质区域和标记区域的同时通过蚀刻具有相同掩模的杂质区域和标记区域来防止沟道长度的偏移。构成：在SiC半导体器件及其制造方法中，在衬底（1）上形成SiC半导体层（2）。在SiC半导体层的表面中选择性地形成阱区（3）。在阱区上选择性地形成杂质注入区。在除了其表面端之外的杂质注入区域中形成凹部。端部区域附近的区域是向上形成的弯曲钩。

7. 发明公开

KR1020110046293A 탄화 규소 반도체장치 有权
标题翻译：空值
公开(公告)号：KR1020110046293A
公开(公告)日：2011-05-04
申请号：KR1020100102732
申请日：2010-10-21
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 타루이요이치로
IPC分类号： H01L29/872 , H01L29/812
摘要： PURPOSE: A silicon carbide semiconductor device is provided to reduce a property difference without increasing the number of manufacturing processes. CONSTITUTION: A first conductive silicon carbide semiconductor substrate(1) is provided. A plurality of concave parts(10) is intermittently formed on the surface of the silicon carbide semiconductor substrate. A second conductive semiconductor layer(5) is formed on the silicon carbide semiconductor substrate. A Schottky electrode(6) is selectively formed on the surface of the silicon carbide semiconductor substrate. An ohmic electrode is formed on the rear side of the first conductive silicon carbide semiconductor substrate.
摘要翻译：目的：提供一种碳化硅半导体器件，以减少性能差异，而不增加制造工艺的数量。构成：提供第一导电碳化硅半导体衬底（1）。在碳化硅半导体基板的表面上间歇地形成多个凹部（10）。在碳化硅半导体衬底上形成第二导电半导体层（5）。肖特基电极（6）选择性地形成在碳化硅半导体衬底的表面上。在第一导电碳化硅半导体衬底的后侧形成欧姆电极。

8. 发明公开

KR1020150026812A 탄화 규소 반도체장치 审中-实审
标题翻译：硅碳化硅半导体器件
公开(公告)号：KR1020150026812A
公开(公告)日：2015-03-11
申请号：KR1020140100231
申请日：2014-08-05
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 타루이요이치로 , 이마이주미마사유키 , 유타니나오키
IPC分类号： H01L29/872
CPC分类号： H01L29/872 , H01L29/0619 , H01L29/1608 , H01L29/36 , H01L29/402 , H01L29/6606 , H01L29/47
摘要： 쇼트키 전극의 외주 끝에 존재하는 선단이 뾰족해진 형상의 에칭 잔류물에 의해, SBD의 고주파 스위칭 동작시의 변이 전류에 의해 상기 잔류물 부분에 있어서 전계집중을 일으키기 쉬워진다. 제1도전형의 드리프트층(1b)과, 드리프트층(1b) 내부에 제2도전형의 가드링 영역(2)과, 가드링 영역(2)을 둘러싸도록 형성된 필드 절연막(3)과, 가드링 영역(2)의 내측에 있어서 표면에 노출한 드리프트층(1b)과 가드링 영역(2)을 덮도록 형성되고, 그것의 외주 끝이 필드 절연막(3) 위에 존재하는 쇼트키 전극(4)과, 쇼트키 전극(4) 위에 형성된 표면 전극 패드(5)를 구비하고, 표면 전극 패드(5)는, 그것의 외주 끝이 쇼트키 전극(4)의 외주 끝을 넘어서 상기 필드 절연막(3)과 접하고 있다.
摘要翻译：通过在肖特基电极的边缘上存在的尖端的蚀刻残留物，通过SBD的高频切换操作中的变化电流，可以容易地在残留部分中产生电场浓度。本发明包括具有第一导电性的漂移层（1b）漂移层（1b）中的第二导电性的保护环区（2）; 形成为围绕所述保护环区域（2）的场绝缘层（3）; 形成为覆盖保护环区域（2）和暴露于保护环（2）中的表面的漂移层（1b））的肖特基电极（4），并且其边缘存在于场绝缘层（3））; 以及形成在所述肖特基电极（4）上的表面电极焊盘（5），其中所述表面电极焊盘（5）的边缘通过所述肖特基电极（4）的边缘并与所述场绝缘层（3）接触。

9. 发明公开

KR1020150006776A 반도체장치 有权
标题翻译：半导体器件
公开(公告)号：KR1020150006776A
公开(公告)日：2015-01-19
申请号：KR1020140074048
申请日：2014-06-18
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 카구치나오토 , 타루이요이치로
IPC分类号： H01L27/14 , H01L27/02
CPC分类号： H01L31/167 , G01K7/01 , G01K2217/00 , H01L2224/48091 , H01L2224/73265 , H01L2924/12032 , H01L2924/13055 , H01L2924/00014 , H01L2924/00
摘要： 와이드 갭 반도체 소자의 온도 검출 기능을 정상으로 동작시키면서, 코스트다운 및 조립성의 향상을 도모한 반도체장치를 얻는다. 광 파이버(20)의 입사면(30)으로부터 와이드 갭 반도체 소자 형성부(1)의 반도체 능동부(12)의 발광시에 있어서 출사광이 입사하고, 광 파이버(20)를 거쳐 출사면(40)으로부터 상기 출사광이 포토 다이오드(3)에 수광되도록, 와이드 갭 반도체 소자 형성부(1)의 반도체 능동부(12)와 포토 다이오드(3) 사이에 광 파이버(20)를 설치한다. 구체적으로는, 광 파이버(21)의 입사면(30)을 와이드 갭 반도체 소자 형성부(1)의 측면부에 대향하도록 배치하고, 와이드 갭 반도체 소자의 발광시에 있어서의 출사광을 입사하도록 하고 있다.
摘要翻译：提供了能够正常地操作宽间隙半导体器件的温度检测功能的半导体器件，降低成本并改善组装。光纤（20）插入在宽间隙半导体元件形成单元（1）的光电二极管（3）和半导体有源部分（12）之间，使得来自光纤（20）的入射表面（30）的光在宽间隙半导体元件形成单元（1）的半导体有源单元（12）的发光时发射，并且通过光纤（20）从光电二极管（3）从发光表面（40）接收，。具体地，光纤（21）的入射面（30）配置成与宽间隙半导体元件形成单元（1）的侧面单元相对，从而来自宽间隙半导体元件被收到。

10. 发明授权

KR101437961B1 반도체장치 有权
公开(公告)号：KR101437961B1
公开(公告)日：2014-09-11
申请号：KR1020130089423
申请日：2013-07-29
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 수에카와에이스케 , 오리쓰키야스노리 , 타루이요이치로
IPC分类号： H01L29/772 , H01L21/335
CPC分类号： H01L29/7811 , H01L29/1608 , H01L29/45 , H01L29/456 , H01L29/4941 , H01L29/78 , H01L29/7802 , H01L29/7804 , H01L29/7815 , H01L29/861
摘要： 임계전압의 경시적인 저하를 억제할 수 있고, 또한 알루미늄 배선에 의한 절연막의 부식이나 Al 스파이크에 기인하는 게이트·소스 사이의 단락을 방지할 수 있는 반도체장치를 제공한다. 반도체장치의 MOSFET 셀은, 폴리실리콘의 게이트 전극(6) 및 n- 드리프트층(2)의 상부에 형성된 n+ 소스 영역(4)을 구비한다. 게이트 전극(6) 위는 층간 절연막(7)에 의해 덮어져 있고, Al의 소스 전극(101)은, 층간 절연막(7) 위에 연장된다. 또한 게이트 전극(6)에는 Al의 게이트 패드(102)가 접속된다. 소스 전극(101)과 층간 절연막(7)의 사이, 및 게이트 패드(102)와 게이트 전극(6)의 사이의 각각에, Al의 확산을 억제하는 배리어 메탈층(99)이 배치된다.

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