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1. 发明公开

KR1020040018112A 스태틱형 반도체 기억장치 失效
标题翻译：静态半导体存储器件
公开(公告)号：KR1020040018112A
公开(公告)日：2004-03-02
申请号：KR1020030027190
申请日：2003-04-29
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 쓰카모토야수마사 , 니이코지
IPC分类号： H01L27/11
CPC分类号： H01L27/1104 , G11C8/16 , G11C11/412 , H01L27/11 , Y10S257/903
摘要： PURPOSE: To accelerate an SRAM and to secure a margin to variance on manufacture. CONSTITUTION: The SRAM is provided with first and second access PMOS transistors P1 and P2 formed on an N well region, first and second driver NMOS transistors N1 and N2 formed on a P well region, a wordline, and first and second bit lines. Active regions 2a to 2d are extended in the same direction, and polysilicon wires 3a to 3d forming the gate of each MOS transistor are extended in the same direction. The drains of the first and the second access PMOS transistors P1 and P2 and the drains of the first and the second driver NMOS transistors N1 and N2 are respectively connected by using first metal wires 5c and 5d without interposing polysilicon wires 3b and 3d forming the gates of first and second driver NMOS transistors.
摘要翻译：目的：加速SRAM并确保制造方面的差距。构成：SRAM设置有形成在N阱区上的第一和第二访问PMOS晶体管P1和P2，形成在P阱区，字线和第一和第二位线上的第一和第二驱动器NMOS晶体管N1和N2。有源区域2a至2d沿相同的方向延伸，并且形成每个MOS晶体管的栅极的多晶硅线3a至3d沿相同的方向延伸。通过使用第一金属线5c和5d分别连接第一和第二访问PMOS晶体管P1和P2的漏极以及第一和第二驱动器NMOS晶体管N1和N2的漏极，而不插入形成栅极的多晶硅线3b和3d 的第一和第二驱动器NMOS晶体管。

2. 发明公开

KR1020030085469A 반도체 기억장치 失效
公开(公告)号：KR1020030085469A
公开(公告)日：2003-11-05
申请号：KR1020030014332
申请日：2003-03-07
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 니이코지 , 나카세야스노부
IPC分类号： G11C29/00
CPC分类号： G11C7/227 , G11C7/22 , G11C29/023 , G11C29/026 , G11C29/028 , G11C29/24 , G11C2207/2281 , G11C2207/229
摘要： 정규 메모리셀(MC)과 행방향으로 정렬하여 정규 메모리셀과 동일한 레이아웃을 갖는 더미셀(DC)을 행렬형으로 배열한다. 더미셀 열(50a-50d) 각각에 있어서 더미 비트선을 배치하고, 하나의 워드선. 선택시 동시에 복수의 더미셀을 선택하여 대응한 더미 비트선(DBLa-DBLd)에 접속한다. 이들 더미 비트선의 전위를 전압검출회로(52)로 검출하여, 센스앰프(30)의 활성화 등의 타이밍을 결정한다. 반도체 기억장치에 있어서, 메모리셀 어레이 구성에 상관없이, 고속으로 더미 비트선의 전위를 변화시켜, 내부 데이터 판독 타이밍을 최적화할 수 있다.

3. 发明授权

KR100522630B1 반도체 기억장치 失效
公开(公告)号：KR100522630B1
公开(公告)日：2005-10-20
申请号：KR1020030014332
申请日：2003-03-07
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 니이코지 , 나카세야스노부
IPC分类号： G11C29/00
CPC分类号： G11C7/227 , G11C7/22 , G11C29/023 , G11C29/026 , G11C29/028 , G11C29/24 , G11C2207/2281 , G11C2207/229
摘要： 정규 메모리셀(MC)과 행방향으로 정렬하여 정규 메모리셀과 동일한 레이아웃을 갖는 더미셀(DC)을 행렬형으로 배열한다. 더미셀 열(50a-50d) 각각에 있어서 더미 비트선을 배치하고, 하나의 워드선 선택시 동시에 복수의 더미셀을 선택하여 대응한 더미 비트선(DBLa-DBLd)에 접속한다. 이들 더미 비트선의 전위를 전압검출회로(52)로 검출하여, 센스앰프(30)의 활성화 등의 타이밍을 결정한다. 반도체 기억장치에 있어서, 메모리셀 어레이 구성에 상관없이, 고속으로 더미 비트선의 전위를 변화시켜, 내부 데이터 판독 타이밍을 최적화할 수 있다.

4. 发明公开

KR1020040002438A 반도체 기억장치 失效
标题翻译：半导体存储器件
公开(公告)号：KR1020040002438A
公开(公告)日：2004-01-07
申请号：KR1020030011379
申请日：2003-02-24
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 니이코지
IPC分类号： H01L27/11
CPC分类号： H01L27/1104 , Y10S257/903 , Y10S257/905
摘要： PURPOSE: To provide an SRAM (Static Random Access Memory) which can reduce a memory cell area effectively while ensuring a margin for mask misregistration or the like in the formation of a gate wiring and a contact hole or the like. CONSTITUTION: The SRAM is arranged in the extension direction of a bit lie, has a long side and a short side and has a plurality of memory cells 1 wherein the extension direction of the short side is the same direction as the extension direction of the bit line. A distance D1 between polysilicon wirings 3b, 3a which form gates of NMOS transistors N1, N3 formed inside one memory cell 1 and arranged in the extension direction of the bit line is different from a distance D2 between the polysilicon wiring 3b and a polysilicon wiring 3b which becomes the gate of the NMOS transistor N1 formed inside the other memory cell 1.
摘要翻译：目的：提供一种SRAM（静态随机存取存储器），其可以有效地减小存储单元面积，同时确保形成栅极布线和接触孔等时的掩模重合不足等。构成：SRAM沿位的延伸方向排列，具有长边和短边，并且具有多个存储单元1，其中短边的延伸方向与位的延伸方向相同的方向线。形成在一个存储单元1内并沿位线的延伸方向配置的NMOS晶体管N1，N3的栅极的多晶硅布线3b，3a之间的距离D1与多晶硅布线3b和多晶硅布线3b之间的距离D2不同其成为形成在另一个存储单元1内部的NMOS晶体管N1的栅极。

5. 发明公开

KR1020030076183A 반도체 기억장치 失效
公开(公告)号：KR1020030076183A
公开(公告)日：2003-09-26
申请号：KR1020020073797
申请日：2002-11-26
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 니이코지
IPC分类号： G11C11/40
CPC分类号： H01L27/1104 , G11C11/4125 , H01L27/1203
摘要： 본 발명의 반도체 기억장치에서는, 동일행에 있어서 서로 인접하는 2개의 메모리셀(MC0, MC1)의 4개의 액세스 트랜지스터(N3A, N4A, N3B, N43)는, 공통의 p형 웰(3)내에 형성되어 있고, 메모리셀 MC0의 액세스 트랜지스터(N3A, N4A)의 각 게이트와 메모리셀 MC1의 액세스 트랜지스터(N3B, N4B)의 각 게이트와는 다른 워드선(WLA, WLB)에 전기적으로 접속되어 있다. 이것에 의해 멀티비트 에러의 발생을 감소할 수 있는 반도체 기억장치를 얻을 수 있다.

6. 发明公开

KR1019990023068A 메모리 셀의 레이아웃 패턴 失效
标题翻译：存储单元的布局模式
公开(公告)号：KR1019990023068A
公开(公告)日：1999-03-25
申请号：KR1019980004430
申请日：1998-02-13
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 시부타니코지 , 니이코지
IPC分类号： H01L21/82
摘要： 종래에는 메모리 셀의 세로 방향(행 방향)의 길이와 가로 방향(열 방향)의 길이의 비(세로/가로)가 컸었다.
NMOS 트랜지스터와 PMOS 트랜지스터를 1조(組)로 하여 구성되는 베이직 셀(basic cell)을, 행 방향으로 1개, 열 방향으로 16개 배치함으로써 구성한다.

7. 发明授权

KR100522631B1 반도체 기억장치 有权
公开(公告)号：KR100522631B1
公开(公告)日：2005-10-20
申请号：KR1020030006506
申请日：2003-02-03
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 니이코지
IPC分类号： G11C15/00
CPC分类号： G11C11/412 , G11C8/16 , H01L27/105 , H01L27/11 , H01L27/1104
摘要： 본 발명의 멀티포트 SRAM 메모리셀에서는, 제1 포트의 액세스 트랜지스터(N3)는 p형 웰(PW0) 내에 배치되어 있고, 또한, 제2 포트의 액세스 트랜지스터(N6)는 p형 웰(PW1) 내에 배치되어 있다. 또한 메모리셀 내에 배치된 모든 트랜지스터의 게이트가 동일방향으로 연장되어 있다. 이것에 의해 멀티포트 SRAM 메모리셀이나 연상메모리에 있어서 비트선을 짧게 할 수 있고, 또한 제조상의 편차에 대한 마진을 향상한 저소비 전력형 SRAM 메모리셀을 갖는 반도체 기억장치를 얻을 수 있다.

8. 发明公开

KR1020030079670A 반도체 기억장치 有权
公开(公告)号：KR1020030079670A
公开(公告)日：2003-10-10
申请号：KR1020030006506
申请日：2003-02-03
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 니이코지
IPC分类号： G11C15/00
CPC分类号： G11C11/412 , G11C8/16 , H01L27/105 , H01L27/11 , H01L27/1104
摘要： 본 발명의 멀티포트 SRAM 메모리셀에서는, 제1 포트의 액세스 트랜지스터(N3)는 p형 웰(PW0) 내에 배치되어 있고, 또한, 제2 포트의 액세스 트랜지스터(N6)는 p형 웰(PW1) 내에 배치되어 있다. 또한 메모리셀 내에 배치된 모든 트랜지스터의 게이트가 동일방향으로 연장되어 있다. 이것에 의해 멀티포트 SRAM 메모리셀이나 연상메모리에 있어서 비트선을 짧게 할 수 있고, 또한 제조상의 편차에 대한 마진을 향상한 저소비 전력형 SRAM 메모리셀을 갖는 반도체 기억장치를 얻을 수 있다.

9. 发明授权

KR100473457B1 반도체 기억장치 失效
公开(公告)号：KR100473457B1
公开(公告)日：2005-03-10
申请号：KR1020030011379
申请日：2003-02-24
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 니이코지
IPC分类号： H01L27/11
CPC分类号： H01L27/1104 , Y10S257/903 , Y10S257/905
摘要： SRAM은, 비트선의 연장방향으로 나열되고, 긴 변과 짧은 변을 가지며, 짧은 변의 연장방향이 비트선의 연장방향과 동일한 방향인 복수의 메모리셀(1)을 갖는다. 그리고, 한쪽의 메모리셀(1) 내에 형성되어 비트선의 연장방향으로 나열되는 NMOS 트랜지스터(N1, N3)의 게이트가 되는 폴리실리콘배선(3b, 3a) 사이의 간격(D1)과, 해당 폴리실리콘배선(3b)과 다른쪽의 메모리셀(1) 내에 형성되는 NMOS 트랜지스터(N1)의 게이트가 되는 폴리실리콘배선(3b) 사이의 간격(D2)이 다르다.

10. 发明公开

KR1020040014150A 더미 메모리셀을 구비한 스태틱형 반도체 기억장치 失效
标题翻译：静态半导体存储器件
公开(公告)号：KR1020040014150A
公开(公告)日：2004-02-14
申请号：KR1020030017785
申请日：2003-03-21
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 와타나베테쓰야 , 니이코지 , 나카세야스노부
IPC分类号： G11C11/41
CPC分类号： G11C11/419
摘要： PURPOSE: To provide a static semiconductor memory device which can easily optimize the operation timing and has a high operation margin. CONSTITUTION: A dummy memory cell 3 of this SPRAM (Static Random Access Memory) is formed by replacing P channel MOS transistors(TRs) 21 and 22 for loading a normal memory cell 2 with N channel MOS TRs 27 and 28, applying a power source potential VDD to a memory node N2 and applying the ground potential GND to the source of the MOS TR 27. When a word line WL is raised to an "H" level, the N channel MOS TRs 25 and 26 are made conductive and a current flows out to the line of the ground potential GND through the N channel MOS TRs 25, 23 and 27 from a dummy bit line DBL. Accordingly, the potential drop speed of the dummy bit line DBL is made higher than the potential drop speed of the bit line BL or/BL.
摘要翻译：目的：提供一种静态半导体存储器件，可以轻松优化操作时序，并具有较高的操作余量。构成：通过代替P沟道MOS晶体管（TRs）21和22来形成该SPRAM（静态随机存取存储器）的虚拟存储单元3，用于加载具有N沟道MOS TR27和28的正常存储单元2，施加电源将电位VDD施加到存储器节点N2，并将接地电位GND施加到MOS TR 27的源极。当字线WL升高到“H”电平时，使N沟道MOS TR 25和26导通，从虚拟位线DBL通过N沟道MOS TR 25,23和27流出到地电位GND的线。因此，使虚拟位线DBL的电位下降速度高于位线BL或/ BL的电位下降速度。

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