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61. 发明公开

KR1020120115600A 절연 트랜지스터 및 다이오드 有权
标题翻译：隔离晶体管和二极管以及半导体器件的隔离和终止结构
公开(公告)号：KR1020120115600A
公开(公告)日：2012-10-18
申请号：KR1020127025876
申请日：2009-02-25
申请人： 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드
发明人： 디즈니도날드알. , 윌리엄스리차드케이.
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/0638 , H01L21/26586 , H01L29/0615 , H01L29/0626 , H01L29/063 , H01L29/0653 , H01L29/0661 , H01L29/086 , H01L29/1045 , H01L29/105 , H01L29/1083 , H01L29/1087 , H01L29/41766 , H01L29/7809 , H01L29/7811 , H01L29/7835 , H01L29/808 , H01L29/8613 , H01L29/866 , H01L2924/0002 , H01L2924/00
摘要： 여러 IC 장치에서, 특히 트랜지스터는 플로어 절연 영역과 기판의 표면에서 플로어 절연 영역으로 연장하는 트렌치를 포함하는 절연 구조체 안에 형성된다. 트렌치는 유전체 물질로 충전되거나 유전체 레이어로 라이닝된 트렌치의 벽을 가진 중심 부분에 전도성 물질을 포함해도 좋다. 트렌치 너머로 플로어 절연 영역을 연장하는 것과 가드 링을 사용하는 것, 및 드리프트 영역을 형성하는 것에 의해 절연 구조체를 종단하는 여러 방법이 설명된다.

62. 发明公开

KR1020120084694A 감소된 온-저항을 가지는 트렌치 전력 ＭＯＲＦＥＴ审中-实审
标题翻译： TRENCH功率MOSFET具有降低的导通电阻
公开(公告)号：KR1020120084694A
公开(公告)日：2012-07-30
申请号：KR1020120006713
申请日：2012-01-20
申请人： 페어차일드 세미컨덕터 코포레이션
发明人： 렉서크리스토퍼엘. , 소디리투
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7813 , H01L29/0653 , H01L29/0661 , H01L29/402 , H01L29/407 , H01L29/41766 , H01L29/4236 , H01L29/42368 , H01L29/4916 , H01L29/495 , H01L29/66727 , H01L29/66734 , H01L29/7811
摘要： PURPOSE: A trench power MOSFET(Metal Oxide-Semiconductor Field Effect Transistor) having reduced on-resistance is provided to produce rugged trench power MOSFET devices by forming a thick dielectric layer between a gate and a shield poly. CONSTITUTION: An active trench(215) is extended to the inside of a drift region through a well region. Sidewalls of the active trench and a part of a lower surface are lined with a dielectric material. A shield portion(225) is separated from the sidewalls of the active trench by the dielectric material. A gate(235) is arranged on the shield portion and separated by the dielectric material between electrodes. A source region(240) is formed within the well region which is contiguous to the active trench. The gate is separated from the sidewalls of the active trench by the dielectric material. The shield portion and the gate are composed of materials having different work functions.
摘要翻译：目的：提供具有降低的导通电阻的沟槽功率MOSFET（金属氧化物半导体场效应晶体管），以通过在栅极和屏蔽多晶硅之间形成厚的介电层来制造坚固的沟槽功率MOSFET器件。构成：有源沟槽（215）通过阱区域延伸到漂移区域的内部。有源沟槽和下表面的一部分的侧壁衬有介电材料。屏蔽部分（225）通过介电材料与有源沟槽的侧壁分离。栅极（235）布置在屏蔽部分上并被电极之间的电介质材料隔开。源区域（240）形成在与有源沟槽邻接的阱区域内。栅极通过介电材料与有源沟槽的侧壁分离。屏蔽部分和栅极由具有不同功函数的材料构成。

63. 发明授权

KR101168782B1 탄화규소 소자들 및 그 제조방법들 有权
标题翻译：碳化硅器件及其制造方法
公开(公告)号：KR101168782B1
公开(公告)日：2012-07-25
申请号：KR1020067026988
申请日：2005-03-30
申请人： 크리 인코포레이티드
发明人： 다스므리날칸티 , 류세형
IPC分类号： H01L29/78
CPC分类号： H01L29/7802 , H01L29/0615 , H01L29/0661 , H01L29/0878 , H01L29/1095 , H01L29/1608 , H01L29/66068 , H01L29/7395 , Y10S438/931
摘要： MOS channel devices and methods of fabricating such devices having a hybrid channel are provided. Exemplary devices include vertical power MOSFETs that include a hybrid well region of silicon carbide and methods of fabricating such devices are provided. The hybrid well region may include an implanted p-type silicon carbide well portion in a p-type silicon carbide epitaxial layer, an implanted p-type silicon carbide contact portion that contacts the implanted p-type silicon carbide well portion and extends to a surface of the p-type epitaxial layer and/or an epitaxial p-type silicon carbide portion, at least a portion of the epitaxial p-type silicon carbide well portion corresponding to a p-type channel region of the MOSFET.

64. 发明公开

KR1020090116701A 반도체 디바이스와 이를 제조하는 방법 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020090116701A
公开(公告)日：2009-11-11
申请号：KR1020097014375
申请日：2008-01-08
申请人： 맥스파워 세미컨덕터 인크.
发明人： 다위시,모하메드,엔.
IPC分类号： H01L29/78
CPC分类号： H01L29/7802 , H01L21/02164 , H01L21/0217 , H01L21/02321 , H01L21/2003 , H01L21/265 , H01L21/2658 , H01L21/26586 , H01L21/28008 , H01L21/30604 , H01L21/324 , H01L21/76224 , H01L21/823885 , H01L29/0619 , H01L29/0634 , H01L29/0649 , H01L29/0653 , H01L29/0661 , H01L29/0692 , H01L29/0696 , H01L29/0847 , H01L29/0878 , H01L29/1095 , H01L29/408 , H01L29/4236 , H01L29/42368 , H01L29/66537 , H01L29/66666 , H01L29/66734 , H01L29/7809 , H01L29/7811 , H01L29/7813 , H01L29/7827 , H01L29/7835 , H01L21/02225
摘要： A semiconductor device includes a semiconductor layer of a first conductivity type and a semiconductor layer of a second conductivity type formed thereon. The semiconductor device also includes a body layer extending a first predetermined distance into the semiconductor layer of the second conductivity type and a pair of trenches extending a second predetermined distance into the semiconductor layer of the second conductivity type. Each of the pair of trenches consists essentially of a dielectric material disposed therein and a concentration of doping impurities present in the semiconductor layer of the second conductivity type and a distance between the pair of trenches define an electrical characteristic of the semiconductor device. The semiconductor device further includes a control gate coupled to the semiconductor layer of the second conductivity type and a source region coupled to the semiconductor layer of the second conductivity type.
摘要翻译：半导体器件包括形成在其上的第一导电类型的半导体层和第二导电类型的半导体层。半导体器件还包括延伸第二预定距离的第二预定距离的第二预定距离的第二导电类型的半导体层的主体层和延伸到第二导电类型的半导体层的一对沟槽。一对沟槽中的每一个基本上由设置在其中的介电材料组成，并且存在于第二导电类型的半导体层中的掺杂杂质的浓度和该对沟槽之间的距离限定了半导体器件的电特性。半导体器件还包括耦合到第二导电类型的半导体层的控制栅极和耦合到第二导电类型的半导体层的源极区域。

65. 发明公开

KR1020090006162A 접합 배리어 쇼트키 정류기들 및 그의 제조 방법 有权
标题翻译：接线棒肖特基整流器及其制作方法
公开(公告)号：KR1020090006162A
公开(公告)日：2009-01-14
申请号：KR1020087026922
申请日：2007-04-03
申请人： 파워 인티그레이션즈, 인크.
发明人： 마졸라,마이클,에스. , 쳉,린
IPC分类号： H01L29/872 , H01L29/06 , H01L21/04 , H01L29/24
CPC分类号： H01L29/872 , H01L29/0615 , H01L29/0619 , H01L29/0623 , H01L29/0661 , H01L29/1608 , H01L29/8611
摘要： A junction barrier Schottky (JBS) rectifier device and a method of making the device are described. The device comprises an epitaxially grown first n-type drift layer and p-type regions forming p+-n junctions and self-plana'zing epitaxially over-grown second n-type drift regions between and, optionally, on top of the p-type regions. The device may include an edge termination structure such as an exposed or buried p+-n guard ring, a regrown or implanted junction termination extension (JTE) region, or a ''deep'' mesa etched down to the substrate. The Schottky contact to the second n-type drift region and the ohmic contact to the p-type region together serve as an anode. The cathode can be formed by ohmic contact to the n-type region on the backside of the wafer. The devices can be used in monolithic digital, analog, and microwave integrated circuits.
摘要翻译：描述了结屏障肖特基（JBS）整流器件及制造器件的方法。该器件包括外延生长的第一n型漂移层和形成p + -n结的p型区域和自平面外延生长的第二n型漂移区之间，并且任选地在p型上区域。该装置可以包括边缘终端结构，例如暴露或掩埋的p + -n保护环，再生长或注入的连接终止延伸（JTE）区域或向下蚀刻到衬底的“深”台面。与第二n型漂移区的肖特基接触和与p型区的欧姆接触一起用作阳极。阴极可以通过欧姆接触形成在晶片背面的n型区域上。该器件可用于单片数字，模拟和微波集成电路。

66. 发明公开

KR1020080096528A 자기 정렬된 트랜치 모스펫 구조물 및 그 제조 방법 有权
标题翻译：自对准TRENCH MOSFET结构及其制造方法
公开(公告)号：KR1020080096528A
公开(公告)日：2008-10-30
申请号：KR1020087018606
申请日：2006-12-06
申请人： 페어차일드 세미컨덕터 코포레이션
发明人： 코콘크리스토퍼보그슬러 , 크래프트네이든로런스
IPC分类号： H01L21/336 , H01L21/335
CPC分类号： H01L29/7811 , H01L29/0661 , H01L29/407 , H01L29/41766 , H01L29/4236 , H01L29/42368 , H01L29/66727 , H01L29/66734 , H01L29/7813
摘要： A trench gate FET is formed as follows. A well region is formed in a silicon region. A plurality of active gate trenches and a termination trench are simultaneously formed in an active region and a termination region of the FET, respectively, such that the well region is divided into a plurality of active body regions and a termination body region. Using a mask, openings are formed over the termination body region and the active body region. Dopants are implanted into the active body regions and the termination body region through the openings thereby forming a first region in each active and termination body region. Exposed surfaces of all first regions are recessed so as to form a bowl-shaped recess having slanted walls and a bottom protruding through the first region such that remaining portions of the first region in each active body region form source regions that are self-aligned to the active gate trenches.
摘要翻译：沟槽栅FET如下形成。阱区域形成在硅区域中。多个有源栅极沟槽和端接沟槽分别同时形成在FET的有源区域和端接区域中，使得阱区域被分成多个有源体区域和端接体区域。使用掩模，在终端体区域和活动体区域上形成开口。通过开口将掺杂剂注入活性体区域和终端体区域，从而在每个活性和终止体区域中形成第一区域。所有第一区域的露出的表面是凹进的，从而形成具有倾斜壁和通过第一区域突出的底部的碗状凹部，使得每个活性体区域中的第一区域的剩余部分形成自对准的源区域有源栅极沟槽。

67. 发明公开

KR1020070062969A 탄화실리콘으로 제조된 모놀리식 수직 접합 전계 효과트랜지스터와 쇼트키 장벽 다이오드 및 그 제조 방법 失效
标题翻译：单晶立体连接场效应晶体管和由碳化硅构成的肖特基二极管二极管及其制造方法
公开(公告)号：KR1020070062969A
公开(公告)日：2007-06-18
申请号：KR1020077003004
申请日：2005-07-08
申请人： 에스에스 에스시 아이피, 엘엘시 , 미시시피 주립대학
发明人： 마졸라,마이클,에스. , 머레트,조지프,엔.
IPC分类号： H01L29/78 , H01L29/872
CPC分类号： H01L29/872 , H01L27/0641 , H01L27/0814 , H01L27/098 , H01L29/0619 , H01L29/0661 , H01L29/1608 , H01L29/6606 , H01L29/66068 , H01L29/8083 , H01L27/0629 , H01L27/0727
摘要： A switching element combining a self-aligned, vertical junction field effect transistor with etched-implanted gate and an integrated antiparallel Schottky barrier diode is described. The anode of the diode is connected to the source of the transistor at the device level in order to reduce losses due to stray inductances. The SiC surface in the SBD anode region is conditioned through dry etching to achieve a low Schottky barrier height so as to reduce power losses associated with the turn on voltage of the SBD.
摘要翻译：描述了组合自对准垂直结型场效应晶体管与蚀刻注入栅极和集成反并联肖特基势垒二极管的开关元件。二极管的阳极在器件级连接到晶体管的源极，以减少杂散电感引起的损耗。 SBD阳极区域中的SiC表面通过干蚀刻进行调理，以实现低肖特基势垒高度，从而降低与SBD的导通电压相关的功率损耗。

68. 发明公开

KR1020070029656A 슈퍼접합 장치를 제조하기 위한 평탄화 방법 失效
标题翻译：制造超级设备的平面化方法
公开(公告)号：KR1020070029656A
公开(公告)日：2007-03-14
申请号：KR1020067014533
申请日：2004-12-10
申请人： 써드 디멘존 세미컨덕터, 인코포레이티드
发明人： 히시에푸-아이우안
IPC分类号： H01L21/336 , H01L21/31 , H01L21/425 , H01L21/469
CPC分类号： H01L29/66712 , H01L21/26586 , H01L21/823412 , H01L27/088 , H01L29/0634 , H01L29/0653 , H01L29/0661 , H01L29/0696 , H01L29/1095 , H01L29/7811
摘要： A method of manufacturing a semiconductor device includes providing a substrate having first and second main surfaces. The substrate has a heavily doped region of a first conductivity at the second main surface and has a lightly doped region of the first conductivity at the first main surface. The method includes providing trenches and mesas in the substrate, implanting, at an angle, a dopant of the first conductivity into a sidewall of a mesa and implanting, at an angle, a dopant of a second conductivity into the mesa at another sidewall. The method includes oxidizing the sidewalls and bottoms of each trench and tops of the mesas to create a top oxide layer, etching back the top oxide layer to expose a portion of the mesa, depositing an oxide layer to cover the etched back top layer and mesa and planarizing the top surface of the device. ® KIPO & WIPO 2007
摘要翻译：一种制造半导体器件的方法包括提供具有第一和第二主表面的衬底。衬底在第二主表面处具有第一导电性的重掺杂区域，并且在第一主表面处具有第一导电性的轻掺杂区域。该方法包括在衬底中提供沟槽和台面，以一定角度将第一导电性的掺杂剂注入到台面的侧壁中，并以另一角度将第二导电性的掺杂剂注入另一个侧壁的台面。该方法包括氧化每个沟槽和台面的顶部的侧壁和底部以形成顶部氧化物层，蚀刻顶部氧化物层以暴露台面的一部分，沉积氧化物层以覆盖蚀刻后部顶层和台面并平坦化装置的顶表面。 ®KIPO＆WIPO 2007

69. 发明授权

KR100537701B1 반도체 장치 有权
公开(公告)号：KR100537701B1
公开(公告)日：2005-12-20
申请号：KR1020030064381
申请日：2003-09-17
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 데라시마도모히데
IPC分类号： H01L29/868
CPC分类号： H01L29/0661 , H01L21/84 , H01L27/1203 , H01L29/8611 , H01L29/868
摘要： 본 발명은 SOI 구조를 갖는 반도체 장치의 고내압화를 도모하는 것을 과제로 한다. 이를 위해, BOX층(Buried Oxide Layer)(2) 상의 반도체층(10)에는 제1 P형 영역(11), N
+ 형 영역(12), N
- 형 영역(13)으로 이루어지는 다이오드가 형성된다. 이 반도체층(10)의 저면에는 제2 P형 영역(14)이 형성되며, 이 제2 P형 영역(14)은 절연 산화막(21)에 의해 복수로 분할된다. 다이오드가 역 바이어스 상태에 있을 때, N
+ 형 영역(12) 바로 아래의 제2 P형 영역(14)은 거의 N
+ 형 영역(12)과 동일한 전압으로 된다. 그리고, 제1 P형 영역(11)에 근접함에 따라 제2 P형 영역(14)의 전위가 낮아진다. 그 결과, 반도체층(10)과 BOX층(2)과의 계면에서의 전계 집중은 완화되어, 상기 다이오드의 고내압화를 도모할 수 있다.

70. 发明公开

KR1020030064753A 반도체 장치 및 반도체 장치의 형성 방법 失效
标题翻译： 반도체장치및반도체장치의형성방법
公开(公告)号：KR1020030064753A
公开(公告)日：2003-08-02
申请号：KR1020037004115
申请日：2001-09-20
申请人： 캠브리지 세미컨덕터 리미티드
发明人： 우드레아,플로린 , 아마래퉁아,게한,아닐,조셉
IPC分类号： H01L21/331
CPC分类号： H01L29/7816 , H01L21/76289 , H01L21/764 , H01L29/0619 , H01L29/0634 , H01L29/0657 , H01L29/0661 , H01L29/0696 , H01L29/083 , H01L29/1608 , H01L29/2003 , H01L29/42368 , H01L29/66325 , H01L29/66333 , H01L29/66348 , H01L29/7393 , H01L29/7394 , H01L29/7395 , H01L29/7397 , H01L29/7801 , H01L29/7802 , H01L29/7812 , H01L29/7813 , H01L29/7824 , H01L29/7831 , H01L2924/0002 , H01L2924/00
摘要： 전력 반도체 장치(10)는 드리프트 영역(20)을 포함하는 액티브 영역을 가진다. 적어도 일부의 드리프트 영역(20)은 대향된 상부 및 하부 표면(15, 17)을 가진 부재(16)내에 제공된다. 일실시예에서, 부재(16)의 상부 표면(15)은 전압이 드리프트 영역(20) 측면 양단에 인가되도록 직접 또는 간접적으로 접속된 전기 단자를 가진다. 다른 실시예에서, 적어도 하나의 전기 단자는 상부 표면(15)에 직접적으로 또는 간접적으로 접속되고 적어도 하나의 전기 단자는 전압이 드리프트 영역(20) 양단에 수직으로 인가되도록 하는 하부 표면(17)에 직접적으로 또는 간접적으로 접속된다. 이들 실시예 각각에서, 부재(16)의 하부 표면(17)은 인접하게 배치된 반도체 기판을 가지지 않는다.
摘要翻译：功率半导体器件具有包括漂移区的有源区。漂移区的至少一部分设置在具有相对的顶表面和底表面的膜中。在一个实施例中，膜的顶表面具有直接或间接连接到其上的电端子，以允许横向施加电压穿过漂移区。在另一个实施例中，至少一个电端子直接或间接连接到顶表面，并且至少一个电端子直接或间接连接到底表面，以允许垂直施加电压穿过漂移区域。在这些实施例中的每一个中，膜的底表面不具有与其相邻定位的半导体衬底。

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