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1. 发明公开

KR1020160019076A 언더컷을 갖는 반도체 스트립 및 그 형성 방법 有权
标题翻译：具有内容的半导体条和其形成方法
公开(公告)号：KR1020160019076A
公开(公告)日：2016-02-18
申请号：KR1020160010189
申请日：2016-01-27
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 황타이췬 , 펑치탕 , 장치아웨이 , 여우밍화 , 리엔하오밍 , 천차오청 , 리쯔량
IPC分类号： H01L29/78 , H01L29/423 , H01L29/66 , H01L21/8234 , H01L29/417
CPC分类号： H01L29/66795 , H01L21/30604 , H01L21/308 , H01L21/76289 , H01L21/764 , H01L21/845 , H01L27/0886 , H01L29/0649 , H01L29/42392 , H01L29/785 , H01L29/7856
摘要： 집적회로디바이스는반도체기판, 및반도체기판내로연장하는반도체스트립을포함한다. 제1 및제2 유전체영역은반도체스트립과접촉하면서반도체스트립의양측면상에있다. 제1 유전체영역과제2 유전체영역각각은반도체스트립과동일한높이에있는제1 부분과, 반도체스트립보다낮게있는제2 부분을포함한다. 제2 부분은반도체스트립과오버랩되는부분을더 포함한다.
摘要翻译：集成电路器件包括半导体衬底和延伸到半导体衬底中的半导体条。第一和第二电介质区域位于半导体条的相对侧并与其接触。第一电介质区域和第二电介质区域中的每一个包括具有半导体条的第一部分电平和低于半导体条的第二部分。第二部分还包括与半导体条重叠的部分。

2. 发明公开

KR1020140111934A 언더컷을 갖는 반도체 스트립 및 그 형성 방법 有权
标题翻译：具有内容的半导体条和其形成方法
公开(公告)号：KR1020140111934A
公开(公告)日：2014-09-22
申请号：KR1020130141215
申请日：2013-11-20
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 황타이췬 , 펑치탕 , 장치아웨이 , 여우밍화 , 리엔하오밍 , 천차오청 , 리쯔량
IPC分类号： H01L21/76 , H01L21/336
CPC分类号： H01L29/66795 , H01L21/30604 , H01L21/308 , H01L21/76289 , H01L21/764 , H01L21/845 , H01L27/0886 , H01L29/0649 , H01L29/42392 , H01L29/785 , H01L29/7856
摘要： Provided is an integrated circuit device which includes a semiconductor substrate and a semiconductor strip extended into the semiconductor substrate. A first and a second dielectric region are arranged on the two opposite sides of, and in contact with, the semiconductor strip. Each of the first dielectric region and the second dielectric region includes a first portion whose level is the same with the semiconductor strip, and a second portion whose level is lower than the semiconductor strip. The second portion includes more portions overlapped with the semiconductor strip.
摘要翻译：提供了一种集成电路器件，其包括半导体衬底和延伸到半导体衬底中的半导体条。第一和第二电介质区域布置在半导体条带的两个相对侧并且与其接触。第一电介质区域和第二电介质区域中的每一个包括与半导体条带相同的第一部分和第二部分，该第二部分的电平低于半导体条带。第二部分包括与半导体条重叠的更多部分。

3. 发明授权

KR101410147B1 딥 트렌치에 에어 갭을 구비한 반도체 분리 구조 有权
标题翻译：半导体分离结构与深空气中的空气GAPS
公开(公告)号：KR101410147B1
公开(公告)日：2014-06-19
申请号：KR1020120116136
申请日：2012-10-18
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 슈에홍-셍 , 양타이-이 , 우웨이-딩 , 충밍-타이 , 유샤오-치
IPC分类号： H01L21/762 , H01L21/336 , H01L29/78
CPC分类号： H01L21/823481 , H01L21/76264 , H01L21/76283 , H01L21/76289 , H01L21/764 , H01L21/7682 , H01L21/823475 , H01L27/088 , H01L29/0649 , H01L2221/1047
摘要： 실시형태에 의하면, 장치는 반도체 기판, 반도체 기판 위에 있는 접촉 플러그, 및 반도체 기판 위에 있는 층간 유전체(ILD)를 포함하고, 접촉 플러그는 ILD 내에 배치된다. 에어 갭은 반도체 기판과 ILD의 부분에 의해 실링된다. 에어 갭은 반도체 기판의 부분을 둘러싸는 전체 에어 갭 링을 형성한다.

4. 发明公开

KR1020080070584A 반도체 장치의 제조 방법 无效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020080070584A
公开(公告)日：2008-07-30
申请号：KR1020080007993
申请日：2008-01-25
申请人： 세이코 엡슨 가부시키가이샤
发明人： 오까히데아끼
IPC分类号： H01L21/20
CPC分类号： H01L27/1203 , H01L21/76283 , H01L21/76289 , H01L21/84
摘要： A method for manufacturing a semiconductor device is provided to fabricate an insulation layer inside cavities easily by thermal-oxidizing upper and lower surfaces of a second semiconductor layer faced with the cavities. A method for manufacturing a semiconductor device comprises the steps of: forming a first thick film semiconductor layer on a semiconductor substrate in a cross region, and forming a first thin film semiconductor layer on the semiconductor substrate in the other region; forming a second semiconductor layer on the first semiconductor layer having different thickness; forming cavities(23) having different height between the semiconductor substrate and the second semiconductor layer in one region, and the semiconductor substrate and the second semiconductor layer in the other region by removing the first semiconductor layer; forming an insulation layer inside the cavities in one or the other region, and having the cavity wherein the insulation layer is inserted between the semiconductor substrate and the second semiconductor layer in one region and filling the cavity wherein a gap is not remained in the other region; and filling an electrode material in the cavity in one region.
摘要翻译：提供一种制造半导体器件的方法，通过对面向空腔的第二半导体层的上表面和下表面进行热氧化，容易地在空腔内部制造绝缘层。一种制造半导体器件的方法包括以下步骤：在半导体衬底上形成交叉区域中的第一厚膜半导体层，并在其它区域的半导体衬底上形成第一薄膜半导体层; 在所述第一半导体层上形成具有不同厚度的第二半导体层; 在一个区域中在半导体衬底和第二半导体层之间形成具有不同高度的腔体（23），并且通过去除第一半导体层而在另一个区域中形成半导体衬底和第二半导体层; 在一个或另一个区域中的空腔内部形成绝缘层，并且具有空腔，其中绝缘层在一个区域中插入在半导体衬底和第二半导体层之间，并且填充空腔，其中间隙不保留在另一区域中 ; 并在一个区域中将电极材料填充到空腔中。

5. 发明公开

KR1020040100977A ＳＯＮ 제조 프로세스 失效
标题翻译：使用空气隙改善MOSFET性能的SON制造工艺
公开(公告)号：KR1020040100977A
公开(公告)日：2004-12-02
申请号：KR1020040035489
申请日：2004-05-19
申请人： 샤프 가부시키가이샤
发明人： 이종잔 , 수성텅
IPC分类号： H01L21/76
CPC分类号： H01L29/66772 , H01L21/76264 , H01L21/76283 , H01L21/76289 , H01L21/764 , H01L21/84 , H01L27/1203 , H01L29/78639 , H01L29/78654
摘要： PURPOSE: An SON(Silicon On Nothing) fabrication process is provided to improve the performance of an SON MOSFET(Metal Oxide Semiconductor Field Effect Transistor) by separating the SON MOSFET from a silicon substrate using an air gap. CONSTITUTION: A multilayer structure including at least sacrificial layer and a cap layer is formed on a semiconductor substrate(101). An active region(103) surrounded with trenches is formed on the sacrificial layer. An isolation(102) for fixing the active region is filled in the trench. An air gap(104) is formed by etching selectively the sacrificial layer.
摘要翻译：目的：提供SON（Silicon On Nothing）制造工艺，以通过使用气隙从硅衬底分离SON MOSFET来改善SON MOSFET（金属氧化物半导体场效应晶体管）的性能。构成：在半导体衬底（101）上形成至少包括牺牲层和覆盖层的多层结构。在牺牲层上形成有被沟槽环绕的有源区域（103）。用于固定有源区的隔离（102）被填充在沟槽中。通过选择性地蚀刻牺牲层形成气隙（104）。

6. 发明公开

KR1020170003830A 에어갭을 구비한 반도체장치 및 그 제조 방법 审中-实审
标题翻译：具有空气隙的半导体器件及其制造方法
公开(公告)号：KR1020170003830A
公开(公告)日：2017-01-10
申请号：KR1020150093512
申请日：2015-06-30
申请人： 에스케이하이닉스 주식회사
发明人： 박해중 , 정중택 , 정태우 , 최윤제
IPC分类号： H01L21/764 , H01L21/768 , H01L27/108 , H01L29/49
CPC分类号： H01L29/0649 , H01L21/76289 , H01L21/7682 , H01L23/528 , H01L23/5329 , H01L29/66621
摘要： 본기술은이웃한도전구조물들간의기생캐패시턴스를감소시킬수 있는반도체장치및 그제조방법을제공하며, 본기술에따른반도체장치는제1표면과제2표면을갖는기판; 상기제1표면을노출시킨제1오픈부를갖는층간절연층; 상기제1오픈부내에위치하며상기제1오픈부의측벽으로부터한 쌍의갭에의해고립된제1플러그; 상기제1플러그를커버링하면서어느한 방향으로연장된비트라인; 상기제1플러그에이웃하는하부및 상기비트라인에이웃하는상부를포함하여상기제2표면에접속된제2플러그; 상기제1플러그와제2플러그의하부사이에위치하는제1에어갭; 및상기비트라인과제2플러그의상부사이에위치하며상기제1에어갭보다폭이큰 제2에어갭을포함할수 있다.
摘要翻译：半导体器件可以包括：具有第一和第二表面的衬底; 层间绝缘层，具有第一开口以暴露第一表面; 第一插头，其位于所述第一开口中并通过一对间隙与所述第一开口的侧壁隔离; 在覆盖第一插头的同时沿任何一个方向延伸的位线; 第二插头，其包括与所述第一插头相邻的下部和与所述位线相邻的上部，并且连接到所述第二表面; 位于所述第一插头和所述第二插头的下部之间的第一气隙; 以及位于所述位线和所述第二栓塞的上部之间并且具有比所述第一气隙大的宽度的第二气隙。

7. 发明公开

KR1020160107784A 비휘발성 메모리 소자 및 그 제조 방법 审中-实审
标题翻译：非易失性存储器件及其制造方法
公开(公告)号：KR1020160107784A
公开(公告)日：2016-09-19
申请号：KR1020150031060
申请日：2015-03-05
申请人： 삼성전자주식회사
发明人： 신재진 , 김경현 , 노정헌 , 성충기 , 정승필 , 지정근
IPC分类号： H01L27/115 , H01L21/3105
CPC分类号： H01L27/11521 , H01L21/28273 , H01L21/762 , H01L21/76289 , H01L21/764 , H01L21/823462 , H01L21/823481 , H01L29/66825 , H01L21/31055 , H01L2924/1443
摘要： 비휘발성메모리소자의제조에서, 기판에포함되는제1 방향으로연장되는액티브패턴상에예비터널절연막패턴, 예비전하저장패턴을형성한다. 상기예비전하저장패턴, 터널절연막패턴및 액티브패턴사이의트렌치표면에라이너막을형성한다. 상기라이너막상에상기라이너막과다른물질을포함하는예비소자분리막패턴을형성한다. 상기예비전하저장패턴및 상기예비소자분리막패턴상에유전막및 콘트롤게이트전극막을형성한다. 상기콘트롤게이트전극막, 상기유전막, 상기예비전하저장패턴및 상기예비터널절연막패턴을패터닝하여, 터널절연막패턴, 전하저장패턴, 유전막패턴및 콘트롤게이트전극이적층되는게이트구조물들을형성한다. 상기예비소자분리막패턴의일부를등방성건식식각을통해제거하여, 소자분리막패턴및 상기소자분리막패턴상에제1 에어갭을형성한다. 상기제1 에어갭을유지하면서, 상기게이트구조물들사이에층간절연막을형성한다. 상기비휘발성메모리소자는기생커패시턴스가낮고막의손상이감소되어우수한전기적특성을가질수 있다.
摘要翻译：在非易失性存储器件的制造中，在包括在衬底中的第一方向延伸的有源图案上形成预备隧道绝缘膜图案和预备电荷存储图案。在初步电荷存储图案，隧道绝缘膜图案和活性图案之间的沟槽表面上形成衬垫膜。在衬垫膜上形成包括不同于衬垫膜的材料的初步器件隔离膜图案。在初步电荷存储图案和预备元件隔离膜图案上形成电介质膜和控制栅极电极膜。对控制栅极电极膜，电介质膜，预备电荷存储图案和预备隧道绝缘膜图案进行图案化以形成栅极结构，其中隧道绝缘膜图案，电荷存储图案，电介质膜图案和控制栅电极层叠。通过各向同性干蚀刻蚀刻去除初步器件隔离膜图案的一部分，以在器件隔离膜图案和器件隔离膜图案上形成第一气隙。在保持第一气隙的同时，在栅极结构之间形成层间绝缘膜。非易失性存储器件可以获得优异的电特性，因为寄生电容低，并且膜的损伤降低。

8. 发明公开

KR1020140011679A 비휘발성 메모리 소자 및 그 제조 방법 审中-实审
标题翻译：非易失性存储器件及其制造方法
公开(公告)号：KR1020140011679A
公开(公告)日：2014-01-29
申请号：KR1020120078372
申请日：2012-07-18
申请人： 삼성전자주식회사
发明人： 심재황 , 신진현 , 성호준
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/11521 , H01L21/76289 , H01L21/764 , H01L27/11517 , H01L27/11524 , H01L27/11563 , H01L29/0649 , H01L29/0653 , H01L29/7881 , H01L21/28141
摘要： According to the present invention, a nonvolatile memory device includes device isolation patterns defining active parts extended in a second direction vertical to a first direction and separated in the first direction in a substrate; a gate structure extended in the first direction and separated in the second direction on the substrate. From a cross-sectional point according to the second direction, the device isolation patterns include a first air gap. The upper and the lower surface of the air gap are sinuous.
摘要翻译：根据本发明，非易失性存储器件包括：器件隔离图案，其限定在垂直于第一方向的第二方向上延伸并在衬底中沿第一方向分离的有源部分; 栅极结构在第一方向上延伸并在基板上沿第二方向分离。从根据第二方向的横截面点，装置隔离图案包括第一气隙。气隙的上表面和下表面是弯曲的。

9. 发明公开

KR1020090066495A 반도체 소자 및 그의 제조방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020090066495A
公开(公告)日：2009-06-24
申请号：KR1020070134051
申请日：2007-12-20
申请人： 에스케이하이닉스 주식회사
发明人： 신민정
IPC分类号： H01L29/78
CPC分类号： H01L29/107 , H01L21/76289 , H01L29/0649
摘要： A semiconductor device and a manufacturing method thereof are provided to reduce a manufacturing cost by forming a FBC(Flexible Body Cell) structure with a general wafer instead of an expensive SOI(Silicon On Insulator) wafer. A semiconductor device includes a semiconductor substrate(100), a gate(118), and a source/drain region(122). The semiconductor substrate has an empty space(V) which is formed in a lower part of an expected channel region. The semiconductor substrate is buried into the empty space. The gate is formed on an upper surface of the expected channel region of the semiconductor substrate. The source/drain region is formed within the surface of the semiconductor substrate corresponding to both sides of the gate. The source/drain region is formed to be connected with edges of both sides of the empty space.
摘要翻译：提供了一种半导体器件及其制造方法，以通过用通用晶片代替昂贵的SOI（绝缘体上硅）晶片形成FBC（柔性体单元）结构来降低制造成本。半导体器件包括半导体衬底（100），栅极（118）和源极/漏极区（122）。半导体衬底具有形成在期望沟道区域的下部的空白空间（V）。半导体衬底被埋入空间中。栅极形成在半导体衬底的预期沟道区的上表面上。源极/漏极区域形成在对应于栅极两侧的半导体衬底的表面内。源极/漏极区域形成为与空间两侧的边缘连接。

10. 发明授权

KR100553683B1 반도체 소자 및 그 제조 방법 失效
标题翻译：半导体装置及其制造方法
公开(公告)号：KR100553683B1
公开(公告)日：2006-02-24
申请号：KR1020030028287
申请日：2003-05-02
申请人： 삼성전자주식회사
发明人： 이성영 , 김성민 , 박동건 , 여경환
IPC分类号： H01L29/78
CPC分类号： H01L29/66651 , H01L21/76224 , H01L21/76289 , H01L21/764 , H01L29/0649 , H01L29/66795 , H01L29/785 , H01L29/78603 , H01L29/802
摘要： 여기에 개시되는 반도체 소자 및 그 제조 방법은, 에피탁시얼 기술을 적용하여 불순물 확산 영역들 하부 또는 채널 영역 하부에 절연 영역을 형성하여, 짧은 채널 효과를 저감하고, 누설 전류를 줄이는 동시에 플로팅 바디 효과를 억제한다.
짧은 채널 효과, 에피탁시얼 실리콘, 플로팅 바디 효과, 에스오아이(SOI)
摘要翻译：该半导体装置及其制造的方法在外延通过施加期间冻结技术杂质扩散区的悬浮以形成在下部，减少了短沟道效应，并在同一时间减少浮体的，漏电流底部或沟道区隔离的区域中公开抑制效果。

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