专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

61. 发明授权

KR100629604B1 반도체 소자의 게이트 라인 형성 방법 失效
标题翻译：限定半导体器件栅极线的方法
公开(公告)号：KR100629604B1
公开(公告)日：2006-09-27
申请号：KR1020040118294
申请日：2004-12-31
申请人： 동부일렉트로닉스 주식회사
发明人： 김기용
IPC分类号： H01L21/336 , B82Y40/00
CPC分类号： H01L21/28132 , H01L21/0337
摘要： 본 발명은 반도체 소자의 게이트 라인 형성 방법에 관한 것으로, 보다 자세하게는 반도체 기판 상에 측벽완충층을 형성하는 단계, 상기 기판 상에 감광막을 도포하고 패터닝하는 단계, 상기 패터닝된 감광막으로 상기 측벽완충층을 식각하는 단계, 상기 측벽완충층이 식각된 기판 상에 측벽막을 증착하는 단계, 상기 측벽막을 식각하는 단계, 상기 측벽막이 식각된 기판 상에 폴리 실리콘막을 증착하는 단계, 상기 폴리 실리콘 막이 증착된 기판을 CMP 연마하는 단계, 상기 CMP로 연마된 기판을 식각하는 단계로 이루어짐을 특징으로 하는 반도체 소자의 게이트 라인 형성 방법에 관한 것이다.
따라서, 본 발명의 반도체 소자의 게이트 라인 형성 방법은 게이트 라인의 선폭을 측벽 스페이서로 구현하므로써, 사진 공정이나 식각 공정에서 발생되는 결손을 방지할 수 있으며, 새로운 사진 공정 장비를 구매하지 않아도 수십 나노의 게이트 라인 선폭 구현이 가능한 효과가 있다.
게이트 라인, 측벽 스페이서, 선폭 구현,

62. 发明公开

KR1020060079547A 반도체 소자의 게이트 라인 형성 방법 失效
标题翻译：用于定义半导体器件栅极线的方法
公开(公告)号：KR1020060079547A
公开(公告)日：2006-07-06
申请号：KR1020040118294
申请日：2004-12-31
申请人： 동부일렉트로닉스 주식회사
发明人： 김기용
IPC分类号： H01L21/336 , B82Y40/00
CPC分类号： H01L21/28132 , H01L21/0337
摘要： 본 발명은 반도체 소자의 게이트 라인 형성 방법에 관한 것으로, 보다 자세하게는 반도체 기판 상에 측벽완충층을 형성하는 단계, 상기 기판 상에 감광막을 도포하고 패터닝하는 단계, 상기 패터닝된 감광막으로 상기 측벽완충층을 식각하는 단계, 상기 측벽완충층이 식각된 기판 상에 측벽막을 증착하는 단계, 상기 측벽막을 식각하는 단계, 상기 측벽막이 식각된 기판 상에 폴리 실리콘막을 증착하는 단계, 상기 폴리 실리콘 막이 증착된 기판을 CMP 연마하는 단계, 상기 CMP로 연마된 기판을 식각하는 단계로 이루어짐을 특징으로 하는 반도체 소자의 게이트 라인 형성 방법에 관한 것이다.
따라서, 본 발명의 반도체 소자의 게이트 라인 형성 방법은 게이트 라인의 선폭을 측벽 스페이서로 구현하므로써, 사진 공정이나 식각 공정에서 발생되는 결손을 방지할 수 있으며, 새로운 사진 공정 장비를 구매하지 않아도 수십 나노의 게이트 라인 선폭 구현이 가능한 효과가 있다.
게이트 라인, 측벽 스페이서, 선폭 구현,

63. 发明公开

KR1020060073050A 플래시 메모리 소자의 제조 방법 无效
公开(公告)号：KR1020060073050A
公开(公告)日：2006-06-28
申请号：KR1020040111882
申请日：2004-12-24
申请人： 에스케이하이닉스 주식회사
发明人： 조휘원 , 정철모 , 심정명 , 명성환
IPC分类号： H01L21/8247
CPC分类号： H01L21/28132 , H01L21/76224 , H01L27/11517
摘要： 본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, SAFG(Self Aligned Floating Gate) 공정 시 플로팅 게이트용 폴리실리콘층을 패터닝하면서 소자 분리 영역에 트렌치를 형성한 후, 산화 공정으로 트렌치 내벽에 산화막을 형성하되, 폴리실리콘층 측벽의 상부와 하부에서 얇게 형성되는 산화막에 의해 네거티브 경사면이 발생되지 않도록 산화 공정 전에 폴리실리콘층의 측벽을 일부 식각함으로써, 후속의 소자 분리막 형성 시 보이드가 발생되는 것을 방지할 수 있다.

소자 분리막, SAFG, 산화막, 네거티브 경사면, 보이드

64. 发明公开

KR1020050108145A 낸드 플래쉬 메모리 소자 및 그의 제조 방법 失效
标题翻译： NAND闪存器件及其制造方法
公开(公告)号：KR1020050108145A
公开(公告)日：2005-11-16
申请号：KR1020040033209
申请日：2004-05-11
申请人： 에스케이하이닉스 주식회사
发明人： 김충배
IPC分类号： H01L21/8247
CPC分类号： H01L21/28132 , H01L21/76224 , H01L29/42324 , H01L29/66825
摘要： 본 발명은 자기정렬 소자 격리 공정을 적용하는 낸드 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판 상에 터널 산화막, 플로팅 게이트용 제 1 폴리실리콘층 및 질화막을 형성한 후, 소자 격리용 마스크층을 사용한 식각 공정으로 반도체 기판에 트렌치를 형성하고, 트렌치를 포함한 전체 구조 상에 절연막을 형성한 후, 절연막을 질화막이 노출되도록 화학적 기계적 연마 공정으로 제거하고, 절연막 사이에 존재하는 질화막을 습식 식각 공정으로 제거하여 플로팅 게이트용 홀을 형성하고, 홀을 포함한 전체 구조 상에 플로팅 게이트용 제 2 폴리실리콘층을 형성한 후, 건식 식각 공정으로 제 2 폴리실리콘층을 식각하여 홀 측벽에 폴리실리콘 스페이서를 형성하고, 절연막을 일정 두께 제거하여 소자 격리막을 형성하고, 폴리실리콘 스페이서 및 소자 분리막을 포함한 전체 구조 상에 플로팅 게이트용 제 3 폴리실리콘층을 형성한 후, 소자 분리막이 노출되도록 제 3 폴리실리콘층을 건식 식각 공정으로 식각하여 제 1, 제 2 및 제 3 폴리실리콘층으로 이루어진 요철 표면을 갖는 플로팅 게이트를 형성하므로, 커플링 비를 증대시킬 수 있어, 소자의 성능 및 신뢰성을 향상시킬 뿐만 아니라 소자의 고집적화를 실현시킬 수 있다.

65. 发明授权

KR100395667B1 MOS구조용게이트전극제조방법 失效
公开(公告)号：KR100395667B1
公开(公告)日：2003-11-17
申请号：KR1019960067909
申请日：1996-12-19
申请人： 지멘스 악티엔게젤샤프트
发明人： 루스티히,베른하르트
IPC分类号： H01L21/28
CPC分类号： H01L21/28132 , Y10S438/947
摘要： A gate electrode for an MOS structure, such as a short-channel MOS transistor, is produced. First, a hard mask is created, using a spacer of the material of the gate electrode as the etching mask, and the hard mask is used to structure the gate electrode. The method is suitable particularly for the production of gate electrodes with very thin gate dielectrics with channel lengths below 100 nm.
摘要翻译：生产诸如短沟道MOS晶体管的MOS结构的栅电极。首先，使用栅电极的材料的间隔物作为蚀刻掩模来形成硬掩模，并且使用硬掩模来构造栅电极。该方法特别适用于制造具有沟道长度低于100nm的非常薄的栅极电介质的栅电极。

66. 发明公开

KR20180016841A 반도체 장치의 제조 방법 审中-公开
标题翻译：半导体器件的制造方法
公开(公告)号：KR20180016841A
公开(公告)日：2018-02-20
申请号：KR20160100738
申请日：2016-08-08
申请人： SAMSUNG ELECTRONICS CO LTD
发明人： PARK SANG JINE , KO YONG SUN , HWANG IN SEAK
IPC分类号： H01L21/768 , H01L21/027 , H01L29/66
CPC分类号： H01L21/28114 , H01L21/0337 , H01L21/28123 , H01L21/28132 , H01L27/0207 , H01L29/42376 , H01L29/4238 , H01L29/66795 , H01L29/7856
摘要： 미세한피치로더미게이트패턴을형성하는경우, 더미게이트패턴에발생할수 있는기울어짐을방지하는서포트부를형성하기위한반도체장치의제조방법을제공하기위한것이다. 상기반도체장치의제조방법은, 기판상에, 게이트층과, 맨드릴층을순차적으로형성하고, 상기맨드릴층상에제1 포토레지스트를형성하고, 상기제1 포토레지스트를마스크로이용하여, 상기맨드릴층의적어도일부를제거한맨드릴패턴을형성하되, 상기맨드릴패턴은제1 방향으로길게연장되고, 상기맨드릴패턴에포함된제1 맨드릴의일측에위치하는제1 맨드릴스페이서와상기제1 맨드릴의타측에위치하는제2 맨드릴스페이서를포함하는스페이서패턴을형성하고, 상기맨드릴패턴을제거한뒤, 상기제1 및제2 맨드릴스페이서를덮는희생층을형성하고, 상기희생층상에, 상기제1 맨드릴스페이서의일부및 제2 맨드릴스페이서의일부와오버랩되며, 상기제1 방향과교차하는제2 방향으로길게연장되는브릿지패턴을포함하는제2 포토레지스트를형성하고, 상기제1 및제2 맨드릴스페이서와상기제2 포토레지스트를마스크로이용하여, 상기게이트층의적어도일부를제거한게이트패턴을형성하는것을포함한다.
摘要翻译：一种制造半导体器件的方法包括：在衬底上顺序地形成栅极层和心轴层;在心轴层上形成第一光致抗蚀剂;通过使用第一光致抗蚀剂作为掩模至少部分地去除心轴层来形成心轴图案; 间隔物图案，其包括位于所述心轴图案中所包括的第一心轴的一侧上的第一心轴间隔物和位于所述第一心轴的另一侧上的第二心轴间隔物，形成牺牲层，所述牺牲层在所述第一心轴间隔物和所述第二心轴间隔物之后去除所述心轴图案，形成第二光致抗蚀剂，所述第二光致抗蚀剂包括在所述牺牲层上重叠所述第一和第二心轴间隔件的部分的桥接图案; 以及通过使用所述第一心轴间隔物和所述第二心轴间隔物和所述第二光致抗蚀剂作为掩模至少部分地去除所述栅极层来形成栅极图案。

67. 发明授权

KR101788403B1 게이트 스페이서 보호층을 갖는 반도체 디바이스를 위한 방법 및 구조체 有权
标题翻译：具有栅极间隔物保护层的半导体器件的方法和结构
公开(公告)号：KR101788403B1
公开(公告)日：2017-10-19
申请号：KR1020150143302
申请日：2015-10-14
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 뤼치웨이 , 황치엔화 , 리충주 , 바오티엔이 , 천하이칭
IPC分类号： H01L29/66 , H01L29/417 , H01L29/772
CPC分类号： H01L21/28132 , H01L21/28088 , H01L21/76832 , H01L21/76834 , H01L21/76895 , H01L21/76897 , H01L23/485 , H01L29/4966 , H01L29/78
摘要： 반도체디바이스를형성하는방법은전구체를제공하는단계를포함한다. 상기전구체는기판; 기판위의게이트스택; 게이트스택위의제1 유전체층; 게이트스택의측벽상의그리고제1 유전체층의측벽상의게이트스페이서; 및게이트스택의대향측부상의소스및 드레인(S/D) 콘택트를포함한다. 상기방법은제1 유전체층의측벽을적어도부분적으로노출시키지만그러나게이트스택의측벽을노출시키지않도록, 게이트스페이서를리세싱하는단계를추가로포함한다. 상기방법은게이트스페이서, 제1 유전체층, 및 S/D 콘택트위에스페이서보호층을형성하는단계를추가로포함한다.
摘要翻译：形成半导体器件的方法包括提供前体。该前体包含：基底; 衬底上的栅极堆叠; 栅叠层上的第一介电层; 在所述栅极叠层的侧壁上和所述第一介电层的侧壁上的栅极间隔物; 源极和漏极（S / D）接触栅极堆叠的相对侧。该方法还包括使栅极间隔物凹陷以至少部分暴露第一介电层的侧壁但不暴露栅极叠层的侧壁的步骤。该方法还包括在栅极间隔物，第一介电层和S / D接触上形成间隔物保护层。

68. 发明公开

KR1020170065423A 정적 랜덤 액세스 메모리 디바이스를 제조하기 위한 방법 审中-实审
标题翻译：制造静态随机存取存储器装置的方法
公开(公告)号：KR1020170065423A
公开(公告)日：2017-06-13
申请号：KR1020160036811
申请日：2016-03-28
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 리아우존지
IPC分类号： H01L27/11 , H01L21/28 , H01L21/308 , H01L21/768 , H01L21/033 , H01L29/78
CPC分类号： H01L27/1104 , H01L21/0274 , H01L21/28132 , H01L21/31144 , H01L21/76802 , H01L21/76877 , H01L21/823431 , H01L21/823475 , H01L27/0207 , H01L29/41791 , H01L29/66545 , H01L21/0337 , H01L21/28141 , H01L21/3086 , H01L21/76838 , H01L21/76897 , H01L29/7831 , H01L29/7855
摘要： SRAM 디바이스제조방법에서, 기판위에절연층이형성된다. 절연층위에제1 더미패턴들이형성된다. 제1 더미패턴들의측벽들상에제2 더미패턴들로서측벽스페이서층들이형성된다. 제1 더미패턴들이제거되어, 절연층위에제2 더미패턴들을남긴다. 제1 더미패턴들을제거한이후에, 제2 더미패턴들은나뉜다. 절연층위에그리고나뉜제2 더미패턴들사이에마스크층이형성된다. 마스크층을형성한이후에, 나뉜제2 더미패턴들은제거되어, 패터닝된제2 더미패턴들에대응하는개구들을갖는하드마스크층을형성한다. 에칭마스크로서하드마스크층을사용함으로써절연층은패터닝되어, 절연층내에비아개구들을형성한다. 비아개구들내에도전성재료가충전되어, 콘택바(contact bar)들을형성한다.
摘要翻译：在SRAM器件制造方法中，绝缘层形成在衬底上。第一虚设图案形成在绝缘层上。在第一虚设图案的侧壁上形成侧壁间隔层作为第二虚设图案。第一虚设图案被去除，在绝缘层上留下第二虚设图案。在去除第一虚设图案之后，第二虚设图案被分开。掩模层形成在绝缘层上并且在分开的第二虚设图案之间。在形成掩模层之后，去除划分的第二虚设图案以形成具有对应于图案化的第二虚设图案的开口的硬掩模层。通过使用硬掩模层作为蚀刻掩模，将绝缘层图案化以在绝缘层中形成通孔开口。导电材料填充在通孔中以形成接触条。

69. 发明授权

KR101675392B1 반도체 장치의 제조 방법 有权
公开(公告)号：KR101675392B1
公开(公告)日：2016-11-14
申请号：KR1020100099393
申请日：2010-10-12
申请人： 삼성전자주식회사
发明人： 김동권 , 박영주 , 염동혁 , 이유정 , 김명철 , 김도형 , 박흥식
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L21/28132 , H01L21/28114 , H01L29/42376 , H01L29/4966 , H01L29/66545 , H01L29/6656
摘要： 하부에보이드없이금속게이트전극을형성할수 있는반도체장치의제조방법이제공된다. 상기반도체장치의제조방법은기판을제공하고, 상기기판상에희생게이트전극을형성하고, 상기희생게이트전극에인접하도록상기기판상에게이트스페이서를형성하고, 상기희생게이트전극을제거하여리세스를형성하고, 상기게이트스페이서의측벽을식각하여상기리세스의하부에서상부로갈수록폭이점차적으로넓어지도록하고, 상기리세스를채우도록금속을증착하여금속게이트전극을형성하는것을포함한다.

70. 发明公开

KR1020150005817A 반도체 소자 및 그 제조 방법 审中-实审
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020150005817A
公开(公告)日：2015-01-15
申请号：KR1020130079029
申请日：2013-07-05
申请人： 삼성전자주식회사
发明人： 이기석 , 유호인 , 정훈 , 조유정 , 조태희 , 최성관
IPC分类号： H01L27/108 , H01L21/8242 , H01L21/764
CPC分类号： H01L27/10855 , H01L21/28132 , H01L21/76838 , H01L21/76897 , H01L21/823468
摘要： 반도체 소자는, 복수의 활성 영역을 가지는 기판과, 상기 복수의 활성 영역 위에 형성되고 제1 측벽 및 제2 측벽을 가지는 도전 패턴과, 상기 복수의 활성 영역 위에서 제1 에어 스페이서(air spacer)를 사이에 두고 상기 도전 패턴의 제1 측벽에 대면하고 제1 방향으로 연장되는 제1 도전 라인, 및 상기 복수의 활성 영역 위에서 제2 에어 스페이서를 사이에 두고 상기 도전 패턴의 제2 측벽에 대면하고 상기 제1 방향으로 연장되는 제2 도전 라인을 포함하고, 상기 제1 에어 스페이서 내에서는 상기 제1 도전 라인이 노출된다.
摘要翻译：半导体器件包括：衬底，其包括多个有源区; 形成在有源区上并包括第一侧壁和第二侧壁的导电图案; 第一导电线，其通过在所述有源区上插入第一空气隔离物并且沿第一方向延伸而面对所述导电图案的所述第一侧壁; 以及第二导线，其通过在所述有源区上插入第二空气隔离物并沿所述第一方向延伸而面向所述导电图案的所述第二侧壁。第一导电线暴露在第一空气间隔件中。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式