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1. 发明授权

KR100713301B1 다중 병렬 구조의 에프피지에이 구조 및 그 형성 방법 失效
标题翻译： F场结构的多平行结构及其形成方法
公开(公告)号：KR100713301B1
公开(公告)日：2007-05-04
申请号：KR1020050132425
申请日：2005-12-28
申请人： 동부일렉트로닉스 주식회사
发明人： 김기용
IPC分类号： H01L21/3205
摘要： 본 발명은 보다 단순한 공정으로 제조 비용을 절감할 수 있는 반도체소자의 에프피지에이(FPGA) 구조 및 그 형성 방법을 제공하기 위한 것으로, 본 발명의 에프피지에이 형성 방법은 제1비정질 실리콘 패턴에 의해 이웃한 제1비아가 병렬 연결된 구조를 갖는 제1비아 병렬연결 구조물을 형성하는 단계와, 제1비아 연결구조물 상의 제1비아 병렬연결 구조물과 중첩되지 않은 위치에 제2비정질 실리콘 패턴에 의해 이웃한 제2비아가 병렬 연결된 구조를 갖는 제2비아 병렬연결 구조물을 형성하는 단계와, 제1비아 병렬연결 구조물과 제2비아 병렬연결 구조물을 연결하기 위한 연결체를 형성하는 단계를 포함한다.
FPGA, 메탈 배선, PMD, IMD, CMP, 비아
摘要翻译：本发明提供了一种可以通过简单的工艺降低制造成本的FPGA（Fabry-Perot）结构及其制造方法，本发明的形成F场的方法包括：通过并联连接结构形成第一邻接经由具有并联连接结构中的第一，经由通过在非晶硅图案经由并联连接结构和非重叠的位置连接根据权利要求1的结构中的第二相邻的第一形成具有第二通孔并联连接的结构的第二通孔并联连接结构，以及形成用于连接第一通孔并联连接结构和第二通孔并联连接结构的连接构件。

2. 发明公开

KR1020060075744A 반도체 소자의 제조 방법 失效
标题翻译：用于形成半导体器件的栅极金属膜的方法
公开(公告)号：KR1020060075744A
公开(公告)日：2006-07-04
申请号：KR1020040114628
申请日：2004-12-29
申请人： 동부일렉트로닉스 주식회사
发明人： 김기용
IPC分类号： H01L21/28
CPC分类号： H01L21/76831 , H01L21/31144 , H01L21/76843
摘要： 본 발명은 반도체 소자의 배리어 금속막 형성 방법에 관한 것으로, 보다 자세하게는 소정의 금속 배선이 형성된 반도체 기판 상에, 제1 IMD막을 형성하는 단계; 상기 제1 IMD막 상부에 식각 종료층을 증착하는 단계; 상기 식각 종료층 상부에 제1 포토레지스트를 도포하고, 비아 패턴을 형성하는 단계; 상기 제1 포토레지스트로 하여 상기 식각 종료층을 식각하는 단계; 상기 식각된 식각 종료층에 측벽막을 증착하는 단계; 상기 측벽막을 식각하는 단계; 상기 측벽막이 식각된 기판 상에 제2 IMD막을 형성하는 단계; 상기 식각 종료층 상부에 듀얼 다마신 패턴 형성을 위해 제2 포토레지스트를 도포하고, 패터닝하는 단계; 상기 제 2포토레지스트로 하여 트렌치와 비아 홀을 식각하는 단계; 상기 트렌치와 비아 홀에 배리어 금속막을 증착하는 단계; 및 상기 배리어 금속막 상부에 구리를 증착하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 배리어 금속막 형성 방법 측벽 스페이서를 이용하여 배리어 금속막 및 금속 증착시에 발생될 수 있는 미세공간이나 균열(Seam)을 방지할 수 있으며, 미세한 홀을 구현할 수 있어 사진식각 장비의 초점 마진(Focus Margin)확보할 수 있으므로 공정의 안정성을 향상시키는 효과가 있다.
듀얼 다마신, 측벽막, 측벽 스페이서, 식각 종료층, 측벽완충층

3. 发明公开

KR1020050114400A 반도체 소자의 게이트 전극의 제조 방법 有权
标题翻译：用于制造半导体器件的栅极电极的方法
公开(公告)号：KR1020050114400A
公开(公告)日：2005-12-06
申请号：KR1020040039612
申请日：2004-06-01
申请人： 동부일렉트로닉스 주식회사
发明人： 김기용
IPC分类号： H01L21/336 , B82Y40/00
CPC分类号： H01L21/2815 , H01L21/823437
摘要： 소자의 활성영역으로 정의된 반도체 기판 상에 게이트산화막 및 희생버퍼막을 순차적으로 형성한 다음, 희생버퍼막을 패터닝하여 보조 패턴을 형성한다. 이어, 기판의 상부에 다결정실리콘층을 적층하고, 건식 식각을 실시하여 보조 패턴의 측벽에 다결정 규소층의 사이드월을 형성한 다음, 보조 패턴을 제거하고, 기판의 상부에 절연막을 적층한다. 이어, 화학기계적 연마 공정을 실시하여 사이드월 및 절연막의 일부 두께를 제거하여 사이드월의 일부로 이루어진 게이트 전극을 완성한다. 이어, 절연막을 제거하고, 이후의 반도체 제조 공정을 실시한다.

4. 发明授权

KR100485933B1 반도체 소자의 게이트 형성 방법 失效
标题翻译：制造纳米门半导体的方法
公开(公告)号：KR100485933B1
公开(公告)日：2005-04-29
申请号：KR1020030042308
申请日：2003-06-27
申请人： 동부일렉트로닉스 주식회사
发明人： 김기용
IPC分类号： H01L21/336
摘要： 본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 보다 자세하게는 측벽(side wall space)을 이용하여 미세 게이트(nano gate)를 형성하는 방법에 관한 것이다.
본 발명의 상기 목적은 소정의 구조물이 형성된 실리콘 기판위에 제 1버퍼층을 형성하는 단계, 상기 제 1버퍼층 상부에 제 2버퍼층을 형성하고 트렌치를 형성하는 단계, 상기 제 2버퍼층의 상부에 측벽을 형성하기 위한 절연막을 형성하고 에치백하여 측벽을 형성하는 단계, 상기 측벽을 식각마스크로 하여 제 1버퍼층을 식각하는 단계, 폴리를 형성하고 평탄화하여 게이트 라인을 형성하는 단계 및 상기 제 1버퍼층을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법에 의해 달성된다.
따라서, 본 발명의 측벽을 이용한 미세 게이트 라인 제조 방법은 측벽을 이용하여 미세 게이트 라인을 형성하는 기술을 사용함으로써 종래의 감광제를 이용하여 게이트를 형성했을 때 사용되던 노광 공정이 불필요하게 되어 마스크층이 줄어들어 경비가 절감되며, 감광제 제거 공정이 줄어들게 되어 패턴의 신뢰성을 확보할 수 있다. 또한 게이트 폭의 구현이 노광 장비의 능력에 의존하지 않고, 측벽으로 조절되어 기존의 노광 장비로 구현 불가능한 미세 게이트의 구현이 가능하게 되어 장비의 효율성을 극대화 할 수 있는 효과가 있다.

5. 发明公开

KR1020050032241A 반도체 소자의 제조방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020050032241A
公开(公告)日：2005-04-07
申请号：KR1020030068263
申请日：2003-10-01
申请人： 동부일렉트로닉스 주식회사
发明人： 김기용
IPC分类号： H01L21/28
摘要： A method for fabricating a semiconductor device is provided to embody a fine pattern of a semiconductor device by eliminating the necessity of forming a photoresist layer having the same thickness as a conventional photoresist layer. The first interlayer dielectric(202) is formed on a semiconductor substrate(201). The first etch stop layer(203) having the first opening for defining a via hole region is formed on the first interlayer dielectric. The first etch control layer(204) of a spacer type is formed on the sidewall of the first etch stop layer. The second interlayer dielectric(205) is formed on the front surface of the substrate. The second etch stop layer(206) having the second opening for defining a trench region is formed on the second interlayer dielectric. The second etch control layer(207) of a spacer type is formed on the sidewall of the second etch stop layer. The second interlayer dielectric exposed by the first etch stop layer and the first etch control layer is etched to form a trench(208). The second interlayer dielectric exposed by the second etch stop layer and the second etch control layer is etched to form a via hole.
摘要翻译：提供了一种用于制造半导体器件的方法，以通过消除形成具有与常规光致抗蚀剂层相同厚度的光致抗蚀剂层的必要性来体现半导体器件的精细图案。第一层间电介质（202）形成在半导体衬底（201）上。具有用于限定通孔区域的第一开口的第一蚀刻停止层（203）形成在第一层间电介质上。间隔型的第一蚀刻控制层（204）形成在第一蚀刻停止层的侧壁上。第二层间电介质（205）形成在基板的前表面上。具有用于限定沟槽区域的第二开口的第二蚀刻停止层（206）形成在第二层间电介质上。间隔型的第二蚀刻控制层（207）形成在第二蚀刻停止层的侧壁上。由第一蚀刻停止层和第一蚀刻控制层暴露的第二层间电介质被蚀刻以形成沟槽（208）。由第二蚀刻停止层和第二蚀刻控制层暴露的第二层间电介质被蚀刻以形成通孔。

6. 发明公开

KR1020050031623A 반도체 소자 분리 구조 및 방법 失效
标题翻译：用于分离半导体器件的结构和方法
公开(公告)号：KR1020050031623A
公开(公告)日：2005-04-06
申请号：KR1020030067829
申请日：2003-09-30
申请人： 동부일렉트로닉스 주식회사
发明人： 김기용
IPC分类号： H01L21/762
摘要： An isolation structure of a semiconductor device and an isolation method thereof are provided to fill a gap of a trench without a void and prevent generation of grooves on a surface of an isolation layer by changing a vertical sidewall of a trench into an oblique sidewall. An active region and a trench(25) are formed on a semiconductor substrate(10). A plurality of elements are formed on the active region. The trench is used for isolating the elements from each other. A spacer(35) is formed at a sidewall of the trench. An insulating layer is formed in a gap of the trench. A liner insulating layer(31) is formed outside a spacer within the trench.
摘要翻译：提供了一种半导体器件的隔离结构及其隔离方法，以便在没有空隙的情况下填充沟槽的间隙，并且通过将沟槽的垂直侧壁改变为倾斜侧壁来防止在隔离层的表面上产生凹槽。在半导体衬底（10）上形成有源区和沟槽（25）。在活性区域上形成多个元件。沟槽用于将元件彼此隔离。间隔物（35）形成在沟槽的侧壁处。在沟槽的间隙中形成绝缘层。衬垫绝缘层（31）形成在沟槽内的间隔物外部。

7. 发明公开

KR1020050002953A 반도체 소자의 금속배선 형성방법 失效
标题翻译：形成金属线的金属线的方法，用于通过使用边框作为掩模来形成细微的透光或者细微的降低成本以去除掩模层和光电元件
公开(公告)号：KR1020050002953A
公开(公告)日：2005-01-10
申请号：KR1020030042304
申请日：2003-06-27
申请人： 동부일렉트로닉스 주식회사
发明人： 김기용
IPC分类号： H01L21/3205
CPC分类号： H01L21/76808 , H01L2221/1031
摘要： PURPOSE: A method of forming a metal line of a semiconductor device is provided to reduce the cost for removing a mask layer and a photoresist by using a sidewall as a mask to form a fine trench or a fine via. CONSTITUTION: A first wiring insulating layer is formed on a substrate including a predetermined structure. A via hole is formed on a predetermined part of the first wiring insulating layer. A second wiring insulating layer is formed on the first wiring insulating layer and is planarized. A hard mask layer is formed on the second wiring insulating layer and is patterned. An insulating layer is formed on the hard mask layer. A sidewall is formed by etching back the insulating layer. A trench(16) is formed by etching the second wiring insulating layer. A metal line is formed in the trench.
摘要翻译：目的：提供一种形成半导体器件的金属线的方法，以通过使用侧壁作为掩模来降低去除掩模层和光致抗蚀剂的成本，以形成细沟槽或细通孔。构成：在包括预定结构的基板上形成第一布线绝缘层。在第一布线绝缘层的预定部分上形成通孔。第二布线绝缘层形成在第一布线绝缘层上并被平坦化。在第二布线绝缘层上形成硬掩模层并进行图案化。在硬掩模层上形成绝缘层。通过蚀刻绝缘层形成侧壁。通过蚀刻第二布线绝缘层形成沟槽（16）。在沟槽中形成金属线。

8. 发明公开

KR1020030082745A 반도체 소자 제조 방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020030082745A
公开(公告)日：2003-10-23
申请号：KR1020020021212
申请日：2002-04-18
申请人： 동부일렉트로닉스 주식회사
发明人： 김기용
IPC分类号： H01L21/24
摘要： PURPOSE: A method for fabricating a semiconductor device is provided to easily control the thickness of silicide by performing a silicide process while a silicon substrate is not implanted, and to prevent a characteristic of the semiconductor device from being deteriorated by residues by performing the silicide process before a shallow trench isolation(STI) process. CONSTITUTION: A pad oxide layer is deposited on the silicon substrate(200). A Vtn implant process, a Vtp implant process, an N well implant process and a P well implant process are performed on the silicon substrate having the pad oxide layer. A silicide layer(204) is formed on the implanted silicon substrate. An isolation layer(206) is formed to isolate semiconductor devices through an STI process. The silicide layer deposited in a gate electrode formation position in the isolation layer is etched to form a gate poly(210). A gate pattern is formed in a corresponding position on the silicon substrate in an active region. A gate implant process and a source/drain implant process are performed.
摘要翻译：目的：提供一种制造半导体器件的方法，通过在不植入硅衬底的同时执行硅化物处理来容易地控制硅化物的厚度，并且通过执行硅化物处理来防止半导体器件的特性劣化残留物在浅沟槽隔离（STI）过程之前。构成：衬垫氧化物层沉积在硅衬底（200）上。在具有衬垫氧化物层的硅衬底上执行Vtn注入工艺，Vtp注入工艺，N阱注入工艺和P阱注入工艺。在注入的硅衬底上形成硅化物层（204）。形成隔离层（206）以通过STI工艺隔离半导体器件。蚀刻沉积在隔离层中的栅极形成位置的硅化物层以形成栅极聚（210）。栅极图案形成在有源区域中的硅衬底上的对应位置。执行栅极注入工艺和源极/漏极注入工艺。

9. 发明公开

KR1020030082743A 에스.티.아이(ＳＴＩ) 구조를 가지는 반도체 소자 제조 방법 失效
标题翻译：用于制造具有低温隔离结构的半导体器件的方法
公开(公告)号：KR1020030082743A
公开(公告)日：2003-10-23
申请号：KR1020020021210
申请日：2002-04-18
申请人： 동부일렉트로닉스 주식회사
发明人： 김기용
IPC分类号： H01L21/762
摘要： PURPOSE: A method for fabricating a semiconductor device with a shallow trench isolation(STI) structure is provided to prevent a malfunction of the semiconductor device by preventing a stop layer from being left in an STI process. CONSTITUTION: A pad oxide layer is deposited on a silicon substrate(300). A Vtn implant process, a Vtp implant process, an N well implant process and a P well implant process are performed on the silicon substrate having the pad oxide layer. A polysilicon layer for forming a gate is formed on the silicon substrate. An isolation trench is formed in a corresponding position on the silicon substrate according to an STI pattern. An isolating insulation material is buried in the trench to form an isolation layer. The buried isolating insulation material is polished to be even through a chemical mechanical polishing(CMP) process. A gate pattern is formed in a corresponding position on the silicon substrate in an active region in the isolation layer. A gate implant process and a lightly-doped-drain(LDD) implant process are performed.
摘要翻译：目的：提供一种用于制造具有浅沟槽隔离（STI）结构的半导体器件的方法，以通过防止在STI工艺中留下停止层来防止半导体器件的故障。构成：衬垫氧化物层沉积在硅衬底（300）上。在具有衬垫氧化物层的硅衬底上执行Vtn注入工艺，Vtp注入工艺，N阱注入工艺和P阱注入工艺。在硅衬底上形成用于形成栅极的多晶硅层。根据STI图案在硅衬底上的对应位置形成隔离沟槽。绝缘绝缘材料被埋在沟槽中以形成隔离层。掩埋隔离绝缘材料通过化学机械抛光（CMP）工艺进行抛光。栅极图案形成在隔离层的有源区域中的硅衬底上的对应位置。执行栅极注入工艺和轻掺杂漏极（LDD）注入工艺。

10. 发明授权

KR100302876B1 필드 프로그램에블 게이트 어레이 제조 방법 失效
标题翻译：现场可编程门阵列制造方法
公开(公告)号：KR100302876B1
公开(公告)日：2001-11-07
申请号：KR1019990039557
申请日：1999-09-15
申请人： 동부일렉트로닉스 주식회사
发明人： 김기용 , 오만식
IPC分类号： H01L27/118
摘要： 콘택공정에서의안티퓨즈형성과는상관없이공정의마진을확보할수 있으며, 별도의공정추가없이원하는게이트폴리배선을사용할수 있도록하며, 게이트폴리배선이 2개이상의활성영역을동시에지나갈경우에도필요한부분의게이트폴리배선의선택이가능하도록하기위한것으로, 반도체기판에필드산화막을형성하여반도체소자가형성될활성영역을정의하고, 반도체기판상부에게이트산화막과폴리실리콘을증착한후 패터닝하여게이트폴리배선을형성함과동시에다수의게이트폴리배선과게이트폴리배선사이의측벽이소정간격으로분리되도록하고, 반도체기판상부에비정질실리콘을증착한후 패터닝하여소정간격으로분리된다수의게이트폴리배선과게이트폴리배선사이의측벽에만남도록하고, 활성영역에불순물을도핑하여반도체소자의소스/드레인전극을형성하고, 반도체기판상부에절연막을증착하고콘택을형성한후 절연막상부에금속박막을증착하고패터닝하여콘택에연결되는금속배선층을형성함으로써안티퓨즈가게이트폴리배선사이의측벽에형성된 FPGA를제조하는것을특징으로한다.

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