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51. 发明公开

KR1020120034029A 저온 공정에 의하여 형성된 ＵＭＯＳ 반도체 소자들 无效
标题翻译：通过低温处理形成的UMOS半导体器件
公开(公告)号：KR1020120034029A
公开(公告)日：2012-04-09
申请号：KR1020110099270
申请日：2011-09-29
申请人： 페어차일드 세미컨덕터 코포레이션
发明人： 퍼텔로버트제이.
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/66666 , H01L29/456 , H01L29/4975 , H01L29/51 , H01L29/518 , H01L29/66734 , H01L29/7813
摘要： PURPOSE: An UMOS(U-shaped trench MOSFET(Metal-Oxide Semiconductor Field Effect Transistor)) semiconductor devices formed by low temperature processing is provided to omit a high temperature process which is used for source activation and a drive-in process by forming a source area before a gate structure is formed. CONSTITUTION: A semiconductor substrate(25) is doped into high concentration with a first conductive dopant. An epitaxial layer(30) is doped into low concentration with the first conductive dopant. A gate structure includes a conductive gate(40) and a gate insulator(35). The gate structure is formed in a trench and connected to a gate(45). A p-type well region(50) doped into high concentration is formed on an upper portion of the epitaxial layer.
摘要翻译：目的：提供通过低温处理形成的UMOS（U形沟槽MOSFET（金属氧化物半导体场效应晶体管））半导体器件，以省略用于源激活的高温工艺和通过形成在栅极结构形成之前的源极区域。构成：用第一导电掺杂剂将半导体衬底（25）掺杂成高浓度。用第一导电掺杂剂将外延层（30）掺杂成低浓度。栅极结构包括导电栅极（40）和栅极绝缘体（35）。栅极结构形成在沟槽中并连接到栅极（45）。在外延层的上部形成掺杂高浓度的p型阱区（50）。

52. 发明授权

KR101036771B1 반도체 장치 및 그 제조 방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR101036771B1
公开(公告)日：2011-05-25
申请号：KR1020097003804
申请日：2007-07-23
申请人： 닛본 덴끼 가부시끼가이샤
发明人： 다카하시겐스케
IPC分类号： H01L21/336 , H01L21/20
CPC分类号： H01L29/4908 , H01L21/28097 , H01L21/823835 , H01L21/823842 , H01L21/823878 , H01L21/84 , H01L21/845 , H01L27/1203 , H01L27/1211 , H01L29/4975 , H01L29/66545 , H01L29/66803 , H01L29/785
摘要： nMOS 트랜지스터와 pMOS 트랜지스터의 V
th 값이 저전력 디바이스를 위해 필요한 값으로 제어되는, 디바이스 특성과 신뢰성이 우수한 반도체 장치를 제공하는 것이다. 그 반도체 장치는 SOI 기판을 이용해 형성된 pMOS 트랜지스터와 nMOS 트랜지스터를 구비한다. 그 pMOS 트랜지스터는 실리사이드 영역 1 로서 WSi
2 결정상, MoSi
2 결정상, NiSi 결정상 및 NiSi
2 결정상으로 이루어진 그룹으로부터 선택된 한 종류의 결정상을 포함한 제 1 게이트 전극을 구비하고, 완전 공핍형 MOS 트랜지스터이다. 그 nMOS 트랜지스터는 실리사이드 영역 2 로서 PtSi 결정상, Pt
2 Si 결정상, IrSi 결정상, Ni
2 Si 결정상 및 Ni
3 Si 결정상으로 이루어진 그룹으로부터 선택된 한 종류의 결정상을 포함한 완전 공핍형 MOS 트랜지스터이다.
SOI 기판, 실리사이드 영역, 완전 공핍형 MOS 트랜지스터, pMOS 트랜지스터, nMOS 트랜지스터, 결정상
摘要翻译：提供了具有优异的器件特性和可靠性的半导体器件，其中nMOS晶体管和pMOS晶体管的Vth值被控制为低功率器件所需的值。半导体器件包括通过使用SOI衬底形成的pMOS晶体管和nMOS晶体管。 pMOS晶体管是完全耗尽的MOS晶体管，其包括第一栅电极，其包括选自由WSi2结晶相，MoSi 2结晶相，NiSi结晶相和NiSi 2结晶相组成的组中的至少一种晶相，作为硅化物区域（1）。 nMOS晶体管是完全耗尽的MOS晶体管，其包括选自PtSi结晶相，Pt 2 Si结晶相，IrSi结晶相，Ni 2 Si结晶相和作为硅化物的Ni 3 Si结晶相中的至少一种结晶相区域（2）。

53. 发明公开

KR1020100101446A 반도체 장치 및 이의 제조 방법 无效
标题翻译：半导体器件及其形成方法
公开(公告)号：KR1020100101446A
公开(公告)日：2010-09-17
申请号：KR1020090019943
申请日：2009-03-09
申请人： 삼성전자주식회사
发明人： 임훈
IPC分类号： H01L21/336 , H01L21/24
CPC分类号： H01L29/665 , H01L21/28052 , H01L27/088 , H01L29/0649 , H01L29/4238 , H01L29/4975 , H01L29/6659 , H01L29/7833
摘要： PURPOSE: A semiconductor device and a method of forming the same are provided to manufacture a semiconductor having high operation speed by reducing the resistance of a gate pattern. CONSTITUTION: An element isolation film(3) is arranged in a semiconductor substrate(1) and an active area. A gate pattern crosses the active area and the element isolation film. A side wall spacer pattern(150) covers the sidewall of the gate pattern on the active area. The gate silicide film(215) covering a part of side walls of the gate pattern is included in the element isolation film.
摘要翻译：目的：提供半导体器件及其形成方法，通过降低栅极图案的电阻来制造具有高操作速度的半导体。构成：元件隔离膜（3）布置在半导体衬底（1）和有源区域中。栅极图案穿过有源区域和元件隔离膜。侧壁间隔物图案（150）覆盖有源区域上的栅极图案的侧壁。覆盖栅极图案的侧壁的一部分的栅极硅化物膜（215）被包括在元件隔离膜中。

54. 发明公开

KR1020100033328A 산화막 제거를 위한 기판세정 처리방법 有权
标题翻译：用于去除氧化层的基板清洁方法
公开(公告)号：KR1020100033328A
公开(公告)日：2010-03-29
申请号：KR1020080127011
申请日：2008-12-15
申请人： 캐논 아네르바 가부시키가이샤
发明人： 세이노타쿠야 , 이케모토마나부 , 마시모키미코
IPC分类号： H01L21/302
CPC分类号： H01L21/02049 , H01J37/32091 , H01J37/3244 , H01L21/02381 , H01L21/02532 , H01L21/02573 , H01L21/0262 , H01L21/02658 , H01L21/28194 , H01L21/28202 , H01L21/67196 , H01L29/4916 , H01L29/495 , H01L29/4966 , H01L29/4975 , H01L29/517 , H01L29/66651
摘要： PURPOSE: A substrate processing method for an oxide film removal exposes a surface of a semiconductor substrate to an environment controlling the pumping energy of the radical. The flatness of the substrate surface can not be damaged and the native oxide film and organic compound can be eliminated. CONSTITUTION: A wafer cleaning process chamber(121) comprises a substrate holder. A magnetic confinement electrode plate(110) divides a plasma generation chamber(108) and a wafer cleaning process chamber. The plasma generation chamber comprises the high frequency supply electrode of the sheet form which spreads in parallel with the magnetic confinement electrode toward the cross direction. The high frequency supply electrode forms a plurality of penetration holes(105) passing through from a surface through a rear side. The magnetic confinement electrode comprises a plurality of radical bruises(111) interlinking a plasma generation chamber and a wafer cleaning process chamber.
摘要翻译：目的：用于氧化膜去除的基板处理方法将半导体基板的表面暴露于控制基体的泵浦能量的环境。不能破坏基板表面的平坦度，可以消除自然氧化膜和有机化合物。构成：晶片清洁处理室（121）包括衬底保持器。磁约束电极板（110）划分等离子体产生室（108）和晶片清洁处理室。等离子体产生室包括片状形式的高频供电电极，其与磁约束电极平行地朝向横向方向扩展。高频供电电极形成从表面通过后侧穿过的多个贯通孔（105）。磁限制电极包括将等离子体产生室和晶片清洁处理室连接的多个基团擦伤（111）。

55. 发明公开

KR1020090097159A 반도체 장치의 제조 방법 및 반도체 장치 有权
标题翻译：半导体器件制造方法和半导体器件
公开(公告)号：KR1020090097159A
公开(公告)日：2009-09-15
申请号：KR1020097012118
申请日：2007-12-07
申请人： 소니 주식회사
发明人： 다테시타야스시
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/7848 , H01L21/28079 , H01L21/28088 , H01L21/823807 , H01L21/823814 , H01L21/823842 , H01L21/823857 , H01L27/092 , H01L29/0847 , H01L29/165 , H01L29/45 , H01L29/495 , H01L29/4966 , H01L29/4975 , H01L29/517 , H01L29/518 , H01L29/6653 , H01L29/66545 , H01L29/6659 , H01L29/66636 , H01L29/7834 , H01L29/7836 , H01L29/7845 , H01L29/42312
摘要： Provided is a semiconductor device manufacturing method by which sufficient stress can be applied to a channel region within allowable ranges of concentrations of Ge and C in a mixed crystal layer. A semiconductor device is also provided. A dummy gate electrode (3) is formed on a Si substrate (1). Then, a recess region (7) is formed by recess etching by using the dummy gate electrode (3) as a mask. On the surface of the recess region (7), a mixed crystal layer (8) composed of a SiGe layer is epitaxially grown. An interlayer insulating film (12) is formed on the mixed crystal layer (8) to cover the dummy gate electrode (3), and the interlayer insulating film (12) is removed until the surface of the dummy gate electrode (3) is exposed. A recess (13) is formed on the interlayer insulating film (12) to expose the Si substrate (1) by removing the dummy gate electrode (3). Then, a gate electrode (15) is formed in the recess (13) by having a gate insulating film (14) in between.
摘要翻译：提供了一种半导体器件制造方法，其可以在混合晶体层中的Ge和C的允许浓度范围内对沟道区域施加足够的应力。还提供了半导体器件。在Si衬底（1）上形成虚拟栅电极（3）。然后，通过使用伪栅极（3）作为掩模，通过凹陷蚀刻形成凹部区域（7）。在凹部区域（7）的表面上外延生长由SiGe层构成的混晶层（8）。在混合晶体层（8）上形成层间绝缘膜（12）以覆盖伪栅电极（3），去除层间绝缘膜（12），直至伪栅电极（3）的表面露出。在层间绝缘膜（12）上形成凹部（13），通过去除伪栅电极（3）露出Si衬底（1）。然后，通过在其间具有栅极绝缘膜（14），在凹部（13）中形成栅电极（15）。

56. 发明授权

KR100860471B1 반도체 소자 및 그의 제조방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR100860471B1
公开(公告)日：2008-09-25
申请号：KR1020070032161
申请日：2007-04-02
申请人： 동부일렉트로닉스 주식회사
发明人： 신은종
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L21/26506 , H01L21/28044 , H01L21/28052 , H01L21/28097 , H01L29/4975 , H01L29/513 , H01L29/517 , H01L29/518 , H01L29/665 , H01L29/6656 , H01L29/6659 , H01L29/7833
摘要： A semiconductor device and a manufacturing method thereof are provided to increase a dielectric constant of a gate insulating layer by depositing a silicon oxynitride layer and a dielectric layer with a high dielectric constant on a substrate. A buffer insulating layer and a dielectric layer are stacked on an upper surface of a semiconductor substrate(100). A gate electrode(131) is formed on an upper surface of the dielectric layer. A sidewall(141) and a spacer(151) are formed on a lateral surface of the gate electrode. An LDD region(161) and a source/drain region(171) corresponding to both sides of the gate electrode are formed on the semiconductor substrate. A nickel silicide(181) is formed on the surfaces of the gate electrode and the source/drain region. The gate electrode is an amorphous silicon layer which is formed by implanting germanium ions into a polysilicon layer.
摘要翻译：提供一种半导体器件及其制造方法，通过在基板上沉积具有高介电常数的氧氮化硅层和介电层来增加栅极绝缘层的介电常数。在半导体衬底（100）的上表面上层叠缓冲绝缘层和电介质层。在电介质层的上表面上形成栅电极（131）。在栅电极的侧表面上形成侧壁（141）和间隔物（151）。在半导体衬底上形成对应于栅电极两侧的LDD区（161）和源/漏区（171）。在栅极电极和源极/漏极区域的表面上形成硅化镍（181）。栅电极是通过将锗离子注入多晶硅层而形成的非晶硅层。

57. 发明公开

KR1020080066141A 동일한 선폭을 갖는 패턴을 구비한 반도체 디바이스, 이를이용한 커런트 미러 구조 및 그 제조방법 无效
标题翻译：具有相同线条的图案的半导体器件，使用其的电流反射镜结构和制造电流镜的方法
公开(公告)号：KR1020080066141A
公开(公告)日：2008-07-16
申请号：KR1020070003223
申请日：2007-01-11
申请人： 에스케이하이닉스 주식회사
发明人： 고형준
IPC分类号： H01L21/027
CPC分类号： H01L21/76804 , H01L21/76895 , H01L21/76897 , H01L29/4958 , H01L29/4966 , H01L29/4975 , H01L29/66545
摘要： A semiconductor device having a same line width, a current mirror structure having the same, and a manufacturing method of the same are provided to set the same etch conditions in a region adjacent to patterns by forming dummy patterns at the region adjacent to the patterns. A first active region(110a) and a second active region(110b) are arranged in regions having different integration density. A first gate electrode(120a) and a second gate electrode(120b) are arranged across the first active region and the second active region. The first gate electrode and the second gate electrode have the same line width and the same length. A first dummy gate electrode(125a) and a second dummy gate electrode(125b) are arranged at the outside of the first active region and the outside of the second active region. A gap between the first gate electrode and the first dummy gate electrode is identical with a gap between the second gate electrode and the second dummy gate electrode.
摘要翻译：提供具有相同线宽的半导体器件，具有其相同的电流镜结构及其制造方法，以通过在与图案相邻的区域处形成虚拟图案来在与图案相邻的区域中设置相同的蚀刻条件。第一有源区（110a）和第二有源区（110b）布置在具有不同积分密度的区域中。第一栅电极（120a）和第二栅电极（120b）跨越第一有源区和第二有源区布置。第一栅电极和第二栅电极具有相同的线宽和相同的长度。第一虚拟栅电极（125a）和第二虚拟栅电极（125b）布置在第一有源区域的外部和第二有源区域的外部。第一栅电极和第一虚栅极之间的间隙与第二栅电极和第二虚栅极之间的间隙相同。

58. 发明授权

KR100823707B1 반도체 장치의 제조 방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR100823707B1
公开(公告)日：2008-04-21
申请号：KR1020060068458
申请日：2006-07-21
申请人： 삼성전자주식회사
发明人： 정은지 , 윤종호 , 김대용 , 김현수 , 김병희 , 이은옥
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L21/28097 , H01L29/4975 , H01L29/66545
摘要： 개시된 반도체 장치의 제조 방법에서는 반도체 기판 상에 실리콘을 포함하는 예비-게이트 패턴을 형성한다. 그리고, 상기 예비-게이트 패턴 상에 상기 예비-게이트 패턴의 상부 표면만 노출시키는 층간 절연막 패턴을 형성한다. 이어서, 무전해 도금 공정을 수행하여 상기 예비-게이트 패턴의 상부 표면 상에 전이 금속막을 형성한다. 그리고, 열처리를 수행하여 상기 예비-게이트 패턴과 전이 금속막을 반응시킨다. 그러면, 상기 반도체 기판 상에는 상기 예비-게이트 패턴과 전이 금속막 전체를 금속 실리사이드로 포함하는 게이트 패턴이 형성된다.
摘要翻译：在所公开的制造半导体器件的方法中，在半导体衬底上形成包含硅的预栅极图案。然后，形成层间绝缘膜图案以仅暴露预栅极图案上的预栅极图案的上表面。然后执行化学镀工艺以在预栅极图案的上表面上形成过渡金属膜。然后，执行热处理以使预栅极图案和过渡金属膜反应。然后，在半导体衬底上，形成包括预栅极图案和整个过渡金属膜作为金属硅化物的栅极图案。

59. 发明授权

KR100730602B1 반도체 장치 및 그 제조 방법 失效
标题翻译：半导体装置及其制造方法
公开(公告)号：KR100730602B1
公开(公告)日：2007-06-20
申请号：KR1019990043162
申请日：1999-10-07
申请人： 소니 주식회사
发明人： 고마쓰히로시
IPC分类号： H01L29/78
CPC分类号： H01L29/4975 , H01L21/28097
摘要： 기판과 상기 기판상에 형성된 절연막과, 상기 절연막 상에 형성되고, 최소한 상기 절연막과 접하는 부분이 기판 재료의 에너지 밴드 갭의 거의 중앙 부근의 일함수를 가지고, 또한 소정량의 불순물을 함유하는 도전성 재료로 이루어지는 도전층과, 상기 기판에 형성된 취출(取出) 전극을 가지는 반도체 장치, 및 이 반도체 장치의 제조 방법.
기판, 절연막, 에너지 밴드 갭, 일함수, 도전층.
摘要翻译：形成在基板和形成在所述衬底，所述绝缘膜在绝缘膜上，并具有至少在基板的绝缘层和在与材料接触的部分的能带隙的几乎中心部分的功函数，并含有预定量的杂质的导电材料以及在衬底上形成的引出电极以及该半导体器件的制造方法。

60. 发明授权

KR100657395B1 반도체 장치 및 그 제조 방법 有权
标题翻译：半导体装置及其制造方法
公开(公告)号：KR100657395B1
公开(公告)日：2006-12-20
申请号：KR1020050034040
申请日：2005-04-25
申请人： 후지쯔 가부시끼가이샤
发明人： 시마무네요스케 , 가타가미아키라 , 하타다아키요시 , 시마마사시 , 다무라나오요시
IPC分类号： H01L29/78
CPC分类号： H01L29/7848 , H01L21/02381 , H01L21/02532 , H01L21/02579 , H01L21/0262 , H01L21/02639 , H01L21/28518 , H01L21/30608 , H01L29/045 , H01L29/0653 , H01L29/0847 , H01L29/165 , H01L29/45 , H01L29/4975 , H01L29/518 , H01L29/665 , H01L29/66628 , H01L29/66636 , H01L29/78 , H01L29/7833 , Y10S257/90
摘要： 본 발명은 p형 채널을 갖는 반도체 장치에서, 상기 p형 채널 영역에 일축성 압축 응력을 SiGe 혼정층(mixed crystal region)으로부터 인가하고, 상기 채널 영역에서의 홀 이동도를 향상시키는 것을 과제로 한다.
실리콘 기판 중, 소스 영역 및 드레인 영역에 대응하여 트렌치를 형성하고, 상기 트렌치를 SiGe 혼정층에 의해 에피택셜(Epitaxial)로 충전할 때에, 상기 트렌치의 측벽면을 복수의 파셋트(facet)에 의해 획정하고, 또한, SiGe 혼정층 중의 Ge원자 농도를 20%를 초과하여 증대시킨다.
반도체, 트렌치, 파셋트, 혼정층, 에피택셜 성장, 확산
摘要翻译：在从半导体装置施加，该指配本发明具有在p型沟道区的p型沟道，单轴压应力，SiGe混合晶体（混合晶体区），以及提高在沟道区中的空穴迁移率。

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